AV端子 (2008-06-10 12:37:32) 标准视频输入（RCA）接口：也称AV 接口，通常都是成对的白色的音频接口和黄色的视频接口，它通常采用RCA(俗称莲花头)进行连接，使用时只需要将带莲花头的标准AV 线缆与相应接口连接起来即可。AV接口实现了音频和视频的分离传输，这就避免了因为音/视频混合干扰而导致的图像质量下降，但由于AV 接口传输的仍然是一种亮度/色度(Y/C)混合的视频信号，仍然需要显示设备对其进行亮/ 色分离和色度解码才能成像，这种先混合再分离的过程必然会造成色彩信号的损失，色度信号和亮度信号也会有很大的机会相互干扰从而影响最终输出的图像质量。AV还具有一定生命力，但由于它本身Y/C混合这一不可克服的缺点因此无法在一些追求视觉极限的场合中使用。AV端子（又称复合端子）原文为Composite video connector，是家用影音电器用来传送类比视讯如NTSC、PAL、SECAM）的常见端子。AV端子通常是黄色的RCA端子，另外配合两条红色与白色的RCA端子传送音讯。欧洲的电视机通常以SCART端子取代RCA端子，不过SCART的设计上可以载送画质比YUV更好的RGB讯号，故也被用来连接显示器、电视游乐器或DVD播放机。在专业应用当中，也有使用BNC端子以求获得更佳讯号品质。 在AV端子中传送的是类比电视讯号的三个来源要素：Y、U、V，以及作为同步化基准的脉冲信号。Y代表影像的亮度(luminance，又称brightness)，并且包含了同步脉冲，只要有Y信号存在就可以看到黑白的电视影像（事实上，这是彩色电视与早期黑白电视相容的方法）。U信号与V信号之间承载了颜色的资料，U和V先被混合成一个信号中的两组正交相位（此混合后的信号称为彩度(chrominance)），再与Y信号作加总。因为Y是基频信号而UV是与载波混合在一起，所以这个加总的动作等同于分频多工。 典型的复合视讯AV端子所传送的复合视讯可以借由简单地调变其载波来将其导引至任何一个电视机的频道。早期大多数的家用视讯装置都是使用复合视讯。例如镭射影碟就是完整的将复合视讯数位化，VHS录像带则是记录稍微修改过的复合视讯。这些播放装置大多数可以选择是直接输出其记录的讯号，或者调变至特定的电视频道以供没有AV端子专属频道的早期电视机收看。在1980年代早期，当时的个人电脑与电视游乐器通常也输出复合视讯，使用者必须使用一台RF调变器来将其载波导向至电视的特定频道，在北美常为第3或第4频道(66~72Mhz)，欧洲为36频道，日本日规第1或第2频道(90~102MHz)；台湾则因当时仅开放1~7CH（即美规VHF 7~13CH，但7~12CH被台视、中视、华视使用中），故仅剩第13频道(210~216MHz)可用。RF调变器通常为外接盒形式，以免其电波影响电视机的运作。不过，将复合讯号进行调变再让电视解调的结果，是引入更多的噪声，使得画质失真。所以1980年代后期，电视机开始提供直接的AV输入端口，并且将其与天线或有线电视所传送的RF信号分开处理，使得RF调变器慢慢消失。 虽然RF调变所造成的失真已经不再普遍，复合信号本身将YUV信号混合在一起的设计本身就造成了画质上的减损；因为，加总之后的信号在数学上即无法完全分离回原来的样子，造成本来应该是亮度的信号被解释为彩度，反之亦然。表现在画面上就是物件边缘渗色、彩虹化，或亮度不稳定。电视机制造厂商一方面改善影像处理电路（如三次元Y-C分离回路）来极力降低此等影响，另一方面也提出了S端子与色差端子来根本解决以上问题。 液晶电视上AV端子的作用是实现音频和视频的分离传输，避免在信号传输中，因音／视频混合形成干扰而导致图像质量下降。 在液晶电视机的AV端子中，通常将音频接口做成白色，而将视频接口做成黄色，采用RCA(俗称莲花头)进行连接，使用时，只需将带莲花头的标准AV线缆与相应的接口连接起来即可。 但由于AV端子传输的信号是一种亮度／色度(Y／C)混合的视频信号，仍然需要显示设备对其进行亮／色分离和色度解码处理才能成像，在混合和分离过程中难以避免造成色度信号与亮度信号相互地干扰引起色彩信号损失而影响图像的质量。所以AV端子不适合在视觉性能要求很高的场合使用。

同步复位和异步复位的比较 此博文包含图片 (2008-06-10 12:34:03) (转)同步复位和异步复位的比较 1.一、特点：同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。用Verilog描述如下： always @ (posedge clk) begin if (!Rst_n) ... end 异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。用Verilog描述如下： always @ (posedge clk or negedge Rst_n) begin if (!Rst_n) ... end 二、各自的优缺点：1、总的来说，同步复位的优点大概有3条：a、有利于仿真器的仿真。b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺。他的缺点也有不少，主要有以下几条：a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素。b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。2、对于异步复位来说，他的优点也有三条，都是相对应的 a、大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源。 b、设计相对简单。c、异步复位信号识别方便，而且可以很方便的使用FPGA的全局复位端口GSR。缺点： a、在复位信号释放(release)的时候容易出现问题。具体就是说：倘若复位释放时恰恰在时钟有效沿附近，就很容易使寄存器输出出现亚稳态，从而导致亚稳态。 b、复位信号容易受到毛刺的影响。 三、总结：所以说，一般都推荐使用异步复位，同步释放的方式，而且复位信号低电平有效。这样就可以两全其美了。2：推荐的复位方式所谓推荐的复位方式就是上文中所说的：“异步复位，同步释放”。这就结合了双方面的优点，很好的克服了异步复位的缺点（因为异步复位的问题主要出现在复位信号释放的时候，具体原因可见上文）。其实做起来也并不难，我推荐一种我经常使用的方式吧：那就是在异步复位键后加上一个所谓的“reset synchronizer”,这样就可以使异步复位信号同步化，然后，再用经过处理的复位信号去作用系统，就可以保证比较稳定了。reset sychronizer的Verilog代码如下：7module Reset_Synchronizer(output reg rst_n,input clk, asyncrst_n);reg rff1;always @ (posedge clk , negedge asyncrst_n) beginif (!asyncrst_n) {rst_n,rff1} <= 2'b0;else {rst_n,rff1} <= {rff1,1'b1};endendmodule大家可以看到，这就是一个dff，异步复位信号直接接在它的异步复位端口上（低电平有效），然后数据输入端rff1一直为高电平‘1’。倘若异步复位信号有效的话，触发器就会复位，输出为低，从而复位后继系统。但是，又由于这属于时钟沿触发，当复位信号释放时，触发器的输出要延迟一个时钟周期才能恢复成‘1’，因此使得复位信号的释放与时钟沿同步化。 此外，还有一种方法更为直接，就是直接在异步复位信号后加一个D触发器，然后用D触发器的输出作为后级系统的复位信号，也能达到相同的效果。这里就不多说了。3：多时钟系统中复位的处理方法）这是一个很实际的问题，因为在较大型的系统中，一个时钟驱动信号显然不能满足要求，一定会根据系统的要求用多个同源时钟（当然也可以是非同源了）去驱动系统的不同部分。那么在这样的多时钟系统中，复位键怎么设置？它的稳定与否直接关系到了整个系统的稳定性，因此要格外注意（在我看来，复位信号在同步时序系统中的地位和时钟信号一样重要）。下面就说一下具体的处理方法，当然所遵循的原则就仍应该是上文的“异步复位，同步释放”：1.non-coordinated reset removal：顾名思义，就是同一个系统中的多个同源时钟域的复位信号，由彼此独立的“reset synchronizer”驱动。当异步复位信号有效时，各时钟域同时复位，但是复位释放的时间由各自的驱动时钟决定，也是就说：时钟快的先释放，时钟慢的后释放，但是各复位信号之间没有先后关系。2.sequence coordinated reset removal:这是相对于上述方式来说的，也就是说各时钟域的复位信号彼此相关，各个部分系统虽然也同时复位，但是却分级释放。而分级的顺序可由各个“reset synchronizer”的级联方式决定。可以先复位前级，再复位后级，也可以反过来。反正方式很灵活，需要根据实际需要而定。由于图片上传问题，我只能用程序表示了，大家凑或看吧，哈哈file:///C:/DOCUME~1/ADMINI~1/LOCALS~1/Temp/ksohtml/wps_clip_image1.png例子：三级复位系统,系统中的时钟分别为1M,2M,11M:第一级Reset_Sychronizer程序:module Reset_Synchronizer(output reg rst_n,input clk, asyncrst_n);reg rff1;always @ (posedge clk , negedge asyncrst_n)beginif (!asyncrst_n) {rst_n,rff1} <= 2'b0;else {rst_n,rff1} <= {rff1,1'b1};endendmodule第2，3级的Reset_Sychronizer程序：module Reset_Synchronizer2(output reg rst_n,input clk, asyncrst_n,d);reg rff1;always @ (posedge clk , negedge asyncrst_n) beginif (!asyncrst_n) {rst_n,rff1} <= 2'b0;else {rst_n,rff1} <= {rff1,d};endendmodule顶层模块的源程序：include "Reset_Synchronizer.v"include "Reset_Synchronizer2.v"module AsynRstTree_Trans( input Clk1M,Clk2M,Clk11M,SysRst_n,output SysRst1M_n,SysRst2M_n,SysRst11M_n);Reset_Synchronizer Rst1M(.clk(Clk1M),. asyncrst_n(SysRst_n),.rst_n(SysRst1M_n));Reset_Synchronizer2Rst2M(.clk(Clk2M),.d(SysRst1M_n),. asyncrst_n(SysRst_n),.rst_n(SysRst2M_n));Reset_Synchronizer2Rst11M(.clk(Clk11M),.d(SysRst2M_n),. asyncrst_n(SysRst_n),.rst_n(SysRst11M_n));endmodule最后，我要说明一下，这两种方法我都试过，复位都很稳定，但并没有明显看出孰优孰劣。不知个人高人是怎么在实际系统中用的，帮忙指点一下呀。哈哈

verilog中clock不使用negedge的三个原因 (2008-06-10 12:31:58) verilog中clock不使用negedge的三个原因Verilog中典型的counter逻辑是这样的：always@(posedge clk or negedge reset) beginif(reset == 1'b0) reg_inst1 <= 8'd0; else if(clk == 1'b1) reg_inst1 <= reg_inst1 + 1'd1; else reg_inst1 <= reg_inst1;endclk为什么要用posedge，而不用negedge呢？请教丹内先生，答案如下：一般情况下，系统中统一用posedge，避免用negedge，降低设计的复杂度，可以减少出错。 在ModelSim 仿真中，时钟是很严格的，但是在真实的晶振所产生的clock却是不严格的，比如高电平和低电平的时间跨度不一样，甚至非周期性的微小波动。如果只使用 posedge，则整个系统的节拍都按照clock上升延对齐，如果用到了negedge，则系统的节拍没有统一到一个点上。上升延到上升延肯定是一个时 钟周期，但是上升延到下降延却很可能不是半个周期。这都会出现问题。 FPGA特有的东西：Global CLK。FPGA内部有专门的CLK“线”，和一般的逻辑门的走法不一样，目的是为了保证整个FPGA片内的时钟一致，这个东西就叫Ｇｌｏｂａｌ　ＣＬＫ。（这个和negedge有什么关系？没搞懂）

用FPGA实现高速大图像采集系统 (2008-06-10 12:23:04) 用FPGA实现高速大图像采集系统用FPGA实现高速大图像采集系统 刘斌兵 刘云海 汪燮彬 随着各种高速长时间物理实验要求的不断提高，系统对高速的数据采集模块的需求也越来越高，在许多特殊应用的场合中，系统也需要对大量突发的数据进行采集处理，用FPGA实现的高刷新率高分辨率图像采集系统，用于船载雷达图像记录。该系统由AD、FPGA、SDRAM组成，AD芯片把雷达提供的以VGA接口方式给出的图像信号转换成数字信号，FPGA控制时序通过整页突发的模式写入SDRAM中，并提供了后续处理的接口。 中国船级社规定从2004年开始，在国内和国际航行的船舶中都必须安装船载航行数据记录仪，其中船载雷达图像记录仪是很重要的一部分，船载雷达图像按VGA图像标准输出，其分辨率在640×480－1280×1024之间，刷新率在60－85Hz之间。目前常见的图像采集系统多是针对复合视频信号的采集，或者是针对CCD图像信号的采集。这些图像采集系统并不能满足雷达图像采集的要求，即使少数针对高分辨率高刷新率图像的采集系统也是以计算机板卡的形式出现，运行时需要一台计算机。 目前一些速度高达1GSPS的基于VME总线的数据采集系统，通过4路，每路采集速度高达250MHz的系统实现1GSPS速度的数据采集。但由于该类系统中没有大容量的数据缓存，因此并不能实现高速长时间的数据采集。另外一些系统采用一种基于FPGA，使用多SDRAM作为数据缓存的采集系统。该类系统解决了长时间高速采集的问题，可以对频率为100MHZ，16bit位宽的数据进行采集。但是由于它采用了多个FIFO来降低SDRAM的工作频率，使得该类系统应用在需要严格的数据同步的高速图像采集系统中会出现一些数据难以同步的问题，还有一种PC板卡形式的高分辨率图像采集卡，该系统直接对图像进行压缩后存储，并通过PCI接口提供给PC，这种形式既不适合船舶上狭小的空间，也不能满足船舶失事时对数据的保护要求。 本文提出一种高分辨率高刷新率图像采集系统。该系统使用于嵌入式系统中，不仅体积小，还解决了数据保护的问题，可用于船载雷达图像记录系统。该系统可支持对多达4路8bit位宽最高采样率达120MHz的数据通道，或者一路VGA图像信号，可对采集数据进行长时间采集存储。具体的连续采集时间根据系统所采用的SDRAM容量大小有所变化。该系统还为数据的后续处理提供了ASRAM接口，使得用于缓存数据的SDRAM也可作为后续处理CPU的系统内存。这样既可以提高数据的处理速度，方便后续针对雷达图像的压缩或者识别处理，也节省了资源。 采集系统设计 系统分析及芯片选择 首先确定系统要求。目前标准规定的VGA分辨率从640×480－1280×1024之间可调，刷新率为60－80Hz可调。系统应能接受最高情况为分辨率1280×1024，刷新率60Hz。在这种情况下，图像像素点频率为：1280×1024×60＝75MHz。 VGA是用于给显示器等模拟设备提供图像信号的模拟接口。它有RGB3个模拟信号分量以及行场同步信号，其中行场同步信号是符合TTL电平的脉冲信号。由于模拟的VGA信号中包含有场同步时间和行同步时间及消隐时间，因此当图像为1280×1024＠60Hz的情况下，AD转换后像素点频率要比实际算出来的75MHz还高。这么高的采样率对于AD提出了很高的要求。因此采用Analog Device公司的芯片。AD芯片具有3路采样精度为8bit的通道，最高采样率为140MSPS，具有300M的模拟带宽，并且专门对计算机及工作站图像接口进行了优化，最高可满足对分辨率为1280×1024，刷新率为75Hz的视频进行采样。 由于AD的采样率比较高，相应的输出数据率很也高。在系统要求的最高情况下，象素点频率为108MHz，相应的数据率为324Mbit/s（RGB3个分量，每个分量8bit）。同时，由于采集的是图像数据，因此系统对行同步要求比较高，因为如果在某一行的图像数据中丢失了某一个或多个点的数据，整个图像就会产生倾斜，如图1所示。图a为正确采集后得图像，没有发生倾斜；图b为行采集数据小于显示的水平分辨率；图c为行采集数据大于显示的水平分辨率。因此需要对每行的数据进行突发存储，保证数据不丢失。突发的长度为图像的水平分辨率。 从上面的分析可知，AD后数据的及时存储要求很高，在极端条件下系统必须以110MHZ左右的频率进行突发长度为1280×3Byte的存储。传统的通过DSP把数据存储到SDRAM的方法不能满足这么高的速度和这么长的突发长度。因此我们采用FPGA直接控制SDRAM存储的方式进行。考虑到图像数据的频率和大小，我们采用工作在133MHz的SDRAM。 由于原始的图像数据量很大，需要占用比较大的存储空间，因此对采集到的图像数据还要进行后续处理。所以FPGA除了接收AD转换后的数据和控制SDRAM之外，还需要为图像的后续处理提供接口。 综上所述FPGA需要实现如下功能：同步接收AD采集的数据；读写SDRAM；提供后续图像处理接口；提供控制接口。 设计中采用Altera公司Cyclone系列的FPGA EP1C6。EP1C6具有2个锁相环，包含5980个逻辑单元，相当于12万门的规模，同时还包含了最高频率200MHZ，92160bit的内部RAM。该芯片的频率和引脚IO等资源都能很好的满足本系统的要求。 总体设计 采集系统总体框图如图2所示。 采集系统由AD、FPGA、SDRAM和主CPU组成。整个系统由CPU控制。进行采集时，首先CPU根据行场同步信号判断图像的分辨率和刷新率，并对AD和FPGA进行相应的设置。其次，CPU使能FPGA进行采集。待采集一帧结束后，CPU即可对图像数据进行处理。 AD模块能够采集多种VGA图像格式，但却不能自动检测图像格式，必须通过它提供的IIC接口进行设置，我们在主CPU中实现对图像格式的自动检测，并对AD模块进行设置，另外，不同格式的VGA图像中场同步信号的有效脉冲电平没有统一，AD模块可以对输入的场同步信号极性进行自动检测并表示在内部寄存器中，通过读取该寄存器可以判断输入VGA信号场同步的极性。AD模块输出的场同步信号可以实现对输入场同步信号的反相。FPGA内部的同步逻辑只支持一种有效电平的场同步信号，因此在采集前需要通过读取AD内部的寄存器判断当前输入同步信号的极性，以确定是否需要设置AD芯片对场同步信号进行反相处理。 为了方便主CPU对FPGA的控制，FPGA提供了IIC接口。主CPU可以通过与AD模块一样的IIC接口控制FPGA。设置采集图像的大小，图像存储起始地址，消隐时间长短等信息，从而保证采集图像大小精确、完整，同时为了方便主CPU对图像进行后续的处理，FPGA把存储图像的SDRAM转换成ASRAM接口提供给CPU处理，从而把存储图像的空间直接映射到了CPU的寻址空间。CPU可以通过DMA快速的对图像数据进行读取和处理，提高系统效率。 FPGA内部设计 FPGA内部模块如图3所示。 FPGA内部由主控制、SDRAM控制器、AD接口、FIFO、ASRAM接口、IIC等模块组成。主控制模块负责接收CPU的控制信号和协调各个模块之间的工作，SDRAM控制模块实现对SDRAM的操作逻辑。AD接口模块接收AD模块输出的数据和同步信号并保证图像数据的行场同步，ASRAM接口模块转换CPU对ASRAM的操作为对SDRAM的操作指令，IIC逻辑模块接收CPU对FPGA采集系统的各种参数设置和控制。 系统FPGA主要时钟频率有SDRAM工作频率133MHz，由EP1C6自带的PLL倍频产生；AD模块输出的像素时钟，由AD芯片内部PLL产生，IIC模块中的时钟，由CPU产生。其中AD芯片输出的时钟根据不同的输入图像格式有比较大的变动范围，从25－108MHz，而SDRAM的读写时钟固定为133MHz。因此在这两个不同频率的时钟之间必须加FIFO来同步，FIFO使用QuartusII软件中提供的免费IP核，通过使用FPGA内部高速RAM来实现。 AD模块负责与AD芯片的接口逻辑。前面已经分析了图像采集中同步的重要性，如果图像中的某一行数据不完整，那么将影响到整个图像。AD模块通过AD芯片输出的行场同步信号来实现图像数据的同步，以AD芯片输出点频作为FIFO模块的写时钟，行场同步信号的组合逻辑组成FIFO的写使能。另外，由于模拟的VGA接口存在有行、场同步时间和行、场消隐时间，为了保证图像采集的精度和完整，AD芯片要求把点频设置为比实际有效点频大20％－30％，因为在AD转换后的图像中行幅和场幅往往比实际图像大，造成图像有比较大的黑边。如图4所示。为了获得准确的图像数据，AD模块设置了计数器可以过滤图像起始的黑边。其计数值可以通过IIC接口进行设置。 SDRAM有多种不同长度的突发模式。在本设计中由于AD输出的频率最高接近110MHZ，突发存储的长度比较长，为了能保证数据能够及时存储，工作频率为133MHz的SDRAM必须工作在整页突发的模式，以达到最高的数据吞吐率。 为了提高通用性，本设计中把SDRAM接口转换成ASRAM接口提供给主CPU，避免了SDRAM工作频率和CPU外部时钟不同时造成的SDRAM控制权切换的麻烦，提高对各种CPU的兼容性。ASRAM接口逻辑实现对CPU地址到SDRAM地址的映射及操作时序的转换。主控制模块产生相应的SDRAM控制指令，控制SDRAM读写。SDRAM的操作对于CPU来说是透明的。 该采集系统也可对4路8bit的AD通道进行采集，因为FPGA内部的AD逻辑模块提供了32bit的接口，VGA采集方式只用了其中24bit。采用4路8bit模式时只需把前端AD部分做一些调整。 实际应用 在中国船级社对船载航行数据记录仪的性能要求中，要求船载航行数据记录仪应能连接到欲记录其图像的雷达显示器的视频缓存输出，通过专用的雷达缓存输出接口，数据记录仪需记录一系列单个和整屏的视频帧。该要求设计的显示器的分辨率应在640×350到1280×1024之间，刷新率在60－85Hz之间。采用本设计可以完整实现该要求。 图5所示为完整的雷达图像记录系统框图。 总体上系统由本地端系统和远程系统两大部分组成。本地端负责对雷达图像的采集压缩和存储备份。远程系统保存雷达图像的副本。本地系统由采集、处理、存储传输3大部分组成。采集部分就是前文所述的以FPGA为核心的雷达图像采集系统。处理部分采用TI公司C6000系列DSP作为系统的CPU。存储传输部分主芯片则采用了Samsung公司的SOC芯片S3C2410。存储体则采用了多片大容量的NAND Flash。 远程系统与本地系统中的存储和传输部分一样。它只负责对雷达图像的存储。 本地系统和远程系统通过485或者以太网相互通信。同时，本地系统和远程系统都提供了USB接口。在计算机上可以通过USB接口读取设备中存储的图像，并对设备参数进行设置。 本文介绍的高速图像采集系统完整实现了预期的功能，能够对最高分辨率为1280×1024刷新率为60Hz的雷达图像进行采集，并通过ASRAM接口把图像数据提供给CPU进行后续处理。 该采集系统适用于嵌入式系统中，成功应用于船载雷达数据记录仪中，实现对雷达图像的采集，通过了实际测验。主要性能如下：采集图像分辨率从640×350到1280×1024可调，刷新率从60－85Hz可调，在15s采集一次的情况下可以保存24小时的雷达图像，并可以通过USB接口在计算机上重现雷达图像。 此外，本采集系统实现了对高速突发长度长的数据的采集，并提供了相对通用的控制和存取接口，使得该系统的应用不仅仅局限于雷达图像的采集。通过修改前端的AD模块，该系统还能同时对4路位宽为8bit，采样率最高位120MHz的AD通道进行数据采集，使它适用于其他需要高速采集的场合中。具有较强的通用性。

主板硬盘、光驱接口 此博文包含图片 (2008-06-09 14:56:29) 硬盘接口是硬盘与主机系统间的连接部件，作用是在硬盘缓存和主机内存之间传输数据。不同的硬盘接口决定着硬盘与计算机之间的连接速度，在整个系统中，硬盘接口的优劣直接影响着程序运行快慢和系统性能好坏。从整体的角度上，硬盘接口分为IDE、SATA、SCSI和光纤通道四种，IDE接口硬盘多用于家用产品中，也部分应用于服务器，SCSI接口的硬盘则主要应用于服务器市场，而光纤通道只在高端服务器上，价格昂贵。SATA是种新生的硬盘接口类型，还正出于市场普及阶段，在家用市场中有着广泛的前景。在IDE和SCSI的大类别下，又可以分出多种具体的接口类型，又各自拥有不同的技术规范，具备不同的传输速度，比如ATA100和SATA；Ultra160 SCSI和Ultra320 SCSI都代表着一种具体的硬盘接口，各自的速度差异也较大。IDEIDE的英文全称为“Integrated Drive Electronics”，即“电子集成驱动器”，它的本意是指把“硬盘控制器”与“盘体”集成在一起的硬盘驱动器。把盘体与控制器集成在一起的做法减少了硬盘接口的电缆数目与长度，数据传输的可靠性得到了增强，硬盘制造起来变得更容易，因为硬盘生产厂商不需要再担心自己的硬盘是否与其它厂商生产的控制器兼容。对用户而言，硬盘安装起来也更为方便。IDE这一接口技术从诞生至今就一直在不断发展，性能也不断的提高，其拥有的价格低廉、兼容性强的特点，为其造就了其它类型硬盘无法替代的地位。 主板IDE接口IDE代表着硬盘的一种类型，但在实际的应用中，人们也习惯用IDE来称呼最早出现IDE类型硬盘ATA-1，这种类型的接口随着接口技术的发展已经被淘汰了，而其后发展分支出更多类型的硬盘接口，比如ATA、Ultra ATA、DMA、Ultra DMA等接口都属于IDE硬盘。SCSISCSI的英文全称为“Small Computer System Interface”（小型计算机系统接口），是同IDE（ATA）完全不同的接口，IDE接口是普通PC的标准接口，而SCSI并不是专门为硬盘设计的接口，是一种广泛应用于小型机上的高速数据传输技术。SCSI接口具有应用范围广、多任务、带宽大、CPU占用率低，以及热插拔等优点，但较高的价格使得它很难如IDE硬盘般普及，因此SCSI硬盘主要应用于中、高端服务器和高档工作站中。光纤通道光纤通道的英文拼写是Fibre Channel，和SCIS接口一样光纤通道最初也不是为硬盘设计开发的接口技术，是专门为网络系统设计的，但随着存储系统对速度的需求，才逐渐应用到硬盘系统中。光纤通道硬盘是为提高多硬盘存储系统的速度和灵活性才开发的，它的出现大大提高了多硬盘系统的通信速度。光纤通道的主要特性有：热插拔性、高速带宽、远程连接、连接设备数量大等。光纤通道是为在像服务器这样的多硬盘系统环境而设计，能满足高端工作站、服务器、海量存储子网络、外设间通过集线器、交换机和点对点连接进行双向、串行数据通讯等系统对高数据传输率的要求。SATA使用SATA（Serial ATA）口的硬盘又叫串口硬盘，是未来PC机硬盘的趋势。2001年，由Intel、APT、Dell、IBM、希捷、迈拓这几大厂商组成的Serial ATA委员会正式确立了Serial ATA 1.0规范，2002年，虽然串行ATA的相关设备还未正式上市，但Serial ATA委员会已抢先确立了Serial ATA 2.0规范。Serial ATA采用串行连接方式，串行ATA总线使用嵌入式时钟信号，具备了更强的纠错能力，与以往相比其最大的区别在于能对传输指令（不仅仅是数据）进行检查，如果发现错误会自动矫正，这在很大程度上提高了数据传输的可靠性。串行接口还具有结构简单、支持热插拔的优点。支持Serial-ATA技术的标志主板上的Serial-ATA接口串口硬盘是一种完全不同于并行ATA的新型硬盘接口类型，由于采用串行方式传输数据而知名。相对于并行ATA来说，就具有非常多的优势。首先，Serial ATA以连续串行的方式传送数据，一次只会传送1位数据。这样能减少SATA接口的针脚数目，使连接电缆数目变少，效率也会更高。实际上，Serial ATA 仅用四支针脚就能完成所有的工作，分别用于连接电缆、连接地线、发送数据和接收数据，同时这样的架构还能降低系统能耗和减小系统复杂性。其次，Serial ATA的起点更高、发展潜力更大，Serial ATA 1.0定义的数据传输率可达150MB/s，这比目前最新的并行ATA（即ATA/133）所能达到133MB/s的最高数据传输率还高，而在Serial ATA 2.0的数据传输率将达到300MB/s，最终SATA将实现600MB/s的最高数据传输率。http://bbsimg.pcpop.com/UpLoadImages/2006/11/10/d7c36e41-33a3-4c8d-a0e2-57d6d6c42872.jpg主板IDE接口 http://bbsimg.pcpop.com/UpLoadImages/2006/11/10/4fd0f911-bade-435b-84d9-5c014f7cef8d.jpg 支持Serial-ATA技术的标志 http://bbsimg.pcpop.com/UpLoadImages/2006/11/10/ee430ec0-0544-45c9-8e05-ea5f0dbc9094.jpg主板上的Serial-ATA接口 SATAII接口SATA II是在SATA的基础上发展起来的，其主要特征是外部传输率从SATA的1.5Gbps(150MB/sec)进一步提高到了3Gbps(300MB/sec)，此外还包括NCQ(Native Command Queuing，原生命令队列)、端口多路器(Port Multiplier)、交错启动(Staggered Spin-up)等一系列的技术特征。单纯的外部传输率达到3Gbps并不是真正的SATA II。SATA II的关键技术就是3Gbps的外部传输率和NCQ技术。NCQ技术可以对硬盘的指令执行顺序进行优化，避免像传统硬盘那样机械地按照接收指令的先后顺序移动磁头读写硬盘的不同位置，与此相反，它会在接收命令后对其进行排序，排序后的磁头将以高效率的顺序进行寻址，从而避免磁头反复移动带来的损耗，延长硬盘寿命。另外并非所有的SATA硬盘都可以使用NCQ技术，除了硬盘本身要支持 NCQ之外，也要求主板芯片组的SATA控制器支持NCQ。此外，NCQ技术不支持FAT文件系统，只支持NTFS文件系统。 由于SATA设备市场比较混乱，不少SATA设备提供商在市场宣传中滥用“SATA II”的现象愈演愈烈，例如某些号称“SATA II”的硬盘却仅支持3Gbps而不支持NCQ，而某些只具有1.5Gbps的硬盘却又支持NCQ，所以，由希捷(Seagate)所主导的SATA-IO(Serial ATA International Organization，SATA国际组织，原SATA工作组)又宣布了SATA 2.5规范，收录了原先SATA II所具有的大部分功能——从3Gbps和NCQ到交错启动(Staggered Spin-up)、热插拔(Hot Plug)、端口多路器(Port Multiplier)以及比较新的eSATA(External SATA，外置式SATA接口)等等。 值得注意的是，部分采用较早的仅支持1.5Gbps的南桥芯片(例如VIA VT8237和NVIDIA nForce2 MCP-R/MCP-Gb)的主板在使用SATA II硬盘时，可能会出现找不到硬盘或蓝屏的情况。不过大部分硬盘厂商都在硬盘上设置了一个速度选择跳线，以便强制选择1.5Gbps或3Gbps的工作模式(少数硬盘厂商则是通过相应的工具软件来设置)，只要把硬盘强制设置为1.5Gbps，SATA II硬盘照样可以在老主板上正常使用。 SATA硬盘在设置RAID模式时，一般都需要安装主板芯片组厂商所提供的驱动，但也有少数较老的SATA RAID控制器在打了最新补丁的某些版本的Windows XP系统里不需要加载驱动就可以组建RAID。