推荐5款Github上有趣的PHP项目 原创php中文网php中文网课程2022年11月16日17：00安徽1.Piwigo（一款开源在线相册应用）项目地址：https://github.com/Piwigo/Piwigo采用 PHP+MySQL 开发的管理照片的 Web 项目，它功能强大安装简单，拥有丰富的主题和灵活的插件，可轻松完成个性化定制。支持 iOS 和 Android 客户端，让你可以随时随地上传、管理照片。2.SyncMusic（在线弹幕点歌台）项目地址：https://github.com/kasuganosoras/SyncMusic基于 PHP Swoole 开发的在线弹幕点歌台。支持自由点歌、切歌、调整排序、删除指定音乐以及基础权限分级3.freenom（免费域名自动续期工具）项目地址：https://github.com/luolongfei/freenom因为顶级免费域名供应商 Freenom，提供的免费域名需要每年续期，该项目可以自动完成域名续期，让你轻松拥有免费的顶级域名。4.dootask（在线项目管理平台）项目地址：https://github.com/kuaifan/dootask功能包括任务分配、文档协作、即时 IM、文档协作、文件管理等5.server（开源云存储平台）项目地址：https://github.com/nextcloud/server开源云存储平台，功能齐全，可以用于搭建公司内部的云存储平台来自微信

关于CXL，你想知道的都在这里 半导体行业观察2023年03月08日09：59安徽指数级的数据增长促使计算行业开始进行突破性的架构转变，以从根本上改变数据中心的性能、效率和成本。为了继续提高性能，服务器正越来越多地转向异构计算架构，使用专门构建的加速器从 CPU 卸载专门的工作负载。CXL 的内存缓存一致性允许在 CPU 和加速器之间共享内存资源。此外，CXL 支持部署新的内存层，可以弥合主内存和 SSD 存储之间的延迟差距。这些新的内存层将增加带宽、容量、提高效率并降低总体拥有成本 (TCO)。凭借这些诸多优势，业界果断地将 CXL 融合为处理器、内存和加速器的高速缓存一致性互连。CXL通过一个叫做CXL 联盟的开放行业标准组织开发技术规范，促进新兴使用模型的性能突破，同时支持数据中心加速器和其他高速增强功能的开放生态系统。CXL简介：什么是 Compute Express Link？CXL是一个开放标准的行业支持的缓存一致性互连，用于处理器、内存扩展和加速器。从本质上讲，CXL 技术在 CPU 内存空间和连接设备上的内存之间保持内存一致性。这支持资源共享（或池化）以获得更高的性能，降低软件堆栈的复杂性，并降低整体系统成本。CXL 联盟已经确定了将采用新互连的三类主要设备：类型1设备：智能 NIC 等加速器通常缺少本地内存。通过 CXL，这些设备可以与主机处理器的 DDR 内存进行通信。类型2设备：GPU、ASIC 和 FPGA 都配备了 DDR 或 HBM 内存，并且可以使用 CXL 使主机处理器的内存在本地可供加速器使用，并使加速器的内存在本地可供 CPU 使用。它们还共同位于同一个缓存一致域中，有助于提升异构工作负载。类型 3 设备：内存设备可以通过 CXL 连接，为主机处理器提供额外的带宽和容量。内存的类型独立于主机的主内存。CXL 协议和标准CXL 标准通过三种协议支持各种用例：CXL.io、CXL.cache 和 CXL.memory。CXL.io：该协议在功能上等同于 PCIe 协议，并利用了 PCIe 的广泛行业采用和熟悉度。作为基础通信协议，CXL.io 用途广泛，适用于广泛的用例。CXL.cache：该协议专为更具体的应用程序而设计，使加速器能够有效地访问和缓存主机内存以优化性能。CXL.memory：该协议使主机（例如处理器）能够使用加载/存储命令访问设备连接的内存。这三个协议共同促进了计算设备（例如 CPU 主机和 AI 加速器）之间内存资源的一致共享。从本质上讲，这通过共享内存实现通信简化了编程。用于设备和主机互连的协议如下：类型 1 设备：CXL.io + CXL.cache类型2设备：CXL.io + CXL.cache + CXL.memory类型 3 设备：CXL.io + CXL.memoryCompute Express Link 与 PCIe：这两者有什么关系？CXL 建立在PCIe的物理和电气接口之上，其协议建立了一致性、简化了软件堆栈并保持与现有标准的兼容性。具体来说，CXL 利用 PCIe 5 功能，允许备用协议使用物理 PCIe 层。当支持 CXL 的加速器插入 x16 插槽时，设备会以每秒 2.5 千兆传输 (GT/s) 的默认 PCI Express 1.0 传输速率与主机处理器的端口进行协商。只有双方都支持 CXL，CXL 交易协议才会被激活。否则，它们作为 PCIe 设备运行。CXL 1.1 和 2.0 使用 PCIe 5.0 物理层，允许通过 16 通道链路在每个方向上以 32 GT/s 或高达 64 GB/s 的速度传输数据。CXL 3.0 使用 PCIe 6.0 物理层将数据传输扩展到 64 GT/s，支持通过 x16 链路进行高达 128 GB/s 的双向通信。CXL 2.0 和 3.0 有什么新功能？首先在内存池方面，CXL 2.0 支持切换以启用内存池。使用 CXL 2.0 交换机，主机可以访问池中的一个或多个设备。尽管主机必须支持 CXL 2.0 才能利用此功能，但内存设备可以是支持 CXL 1.0、1.1 和 2.0 的硬件的组合。在 1.0/1.1 中，设备被限制为一次只能由一台主机访问的单个逻辑设备。然而，一个 2.0 级别的设备可以被划分为多个逻辑设备，允许多达 16 台主机同时访问内存的不同部分。例如，主机 1 (H1) 可以使用设备 1 (D1) 中一半的内存和设备 2 (D2) 中四分之一的内存，以将其工作负载的内存需求与内存池中的可用容量完美匹配. 设备 D1 和 D2 中的剩余容量可由一台或多台其他主机使用，最多可达 16 台。设备 D3 和 D4 分别启用了 CXL 1.0 和 1.1，一次只能由一台主机使用。CXL 3.0 引入了对等直接内存访问和对内存池的增强，其中多个主机可以一致地共享 CXL 3.0 设备上的内存空间。这些功能支持新的使用模型并提高数据中心架构的灵活性。其次来到交换方面；通过转向 CXL 2.0 直连架构，数据中心可以获得主内存扩展的性能优势，以及池内存的效率和总体拥有成本 (TCO) 优势。假设所有主机和设备都支持 CXL 2.0，则“切换”通过 CXL 内存池芯片中的交叉开关集成到内存设备中。这可以保持较低的延迟，但需要更强大的芯片，因为它现在负责交换机执行的控制平面功能。通过低延迟直接连接，连接的内存设备可以使用 DDR DRAM 来扩展主机主内存。这可以在非常灵活的基础上完成，因为主机能够访问处理特定工作负载所需的尽可能多的设备的全部或部分容量。CXL 3.0 引入了多层交换，支持交换结构的实施。CXL 2.0 支持单层交换。借助 CXL 3.0，启用了交换结构，其中交换机可以连接到其他交换机，从而大大增加了扩展的可能性。第三，“按需”内存范例；类似于拼车，CXL 2.0 和 3.0 在“按需”的基础上为主机分配内存，从而提供更高的内存利用率和效率。该架构提供了为标称工作负载（而不是最坏情况）配置服务器主内存的选项，能够在需要时访问池以处理高容量工作负载，并为 TCO 带来更多好处。最终，CXL 内存池模型可以支持向服务器分解和可组合性的根本转变。在此范例中，可以按需组合离散的计算、内存和存储单元，以有效地满足任何工作负载的需求。第四，完整性和数据加密 (IDE)；分解——或分离服务器架构的组件——增加了攻击面。这正是 CXL 包含安全设计方法的原因。具体来说，所有三个 CXL 协议都通过完整性和数据加密 (IDE) 来保护，IDE 提供机密性、完整性和重放保护。IDE 在 CXL 主机和设备芯片中实例化的硬件级安全协议引擎中实现，以满足 CXL 的高速数据速率要求，而不会引入额外的延迟。应该注意的是，CXL 芯片和系统本身需要防止篡改和网络攻击的保护措施。在 CXL 芯片中实现的硬件信任根可以为安全启动和安全固件下载的安全和支持要求提供此基础。第五，将信令扩展到 64 GT/s；CXL 3.0 带来了标准数据速率的阶跃函数增加。如前所述，CXL 1.1 和 2.0 在其物理层使用 PCIe 5.0 电气：32 GT/s 的 NRZ 信号。CXL 3.0 秉承了以广泛采用的 PCIe 技术为基础构建的相同理念，并将其扩展到 2022 年初发布的最新 6.0 版 PCIe 标准。使用 PAM4 信号将 CXL 3.0 数据速率提高到 64 GT/s。我们涵盖了 PCIe 6 中 PAM4 信令的详细信息——您需要知道的一切。得益于CXL的出现，开发者可以简化和改进低延迟连接和内存一致性，显著提高计算性能和效率，同时降低 TCO。此外，CXL 内存扩展功能可在当今服务器中的直接连接 DIMM 插槽之上实现额外的容量和带宽。CXL 使得通过 CXL 连接设备向 CPU 主机处理器添加更多内存成为可能。当与持久内存配对时，低延迟 CXL 链路允许 CPU 主机将此额外内存与 DRAM 内存结合使用。大容量工作负载的性能取决于大内存容量，例如 AI。考虑到这些是大多数企业和数据中心运营商正在投资的工作负载类型，CXL 的优势显而易见。来自微信

MRAM, RRAM和PRAM非易失性存储器基础 semisilicon半导体之芯2022年10月26日22：14广东来自微信

EDA验证总结（1） 从现在各个项目遗漏的bug 来看，目前的问题主要集中在以下个方面 （1）UT/BT 的testfeature 没有考虑场景验证，模块验证负责人不知道自己的模块在客户是实际上配置是什么，怎么使用的。完全是从规格角度进行分解，我之前就反复跟大家强调过，验证要从规格设计（白盒）和使用场景（黑盒）两个角度了解角度进行分解。既要像设计者一样进行考虑，怎么做更好，又要像客户那要考虑，如果遇到问题，仅仅从客户能看到的寄存器配置和端口怎么快速debug 到问题，目前设计是否够友好。（2）testfeature 分解只有配置，没有输出，没有说明要check什么。这次培训 培训内容就是“testfeature 分解和superbench 3.0使用简介"。我们写的testfeature 往往真得还有很多问题，但是我也理解，有时候要写好一个testfeature 真的需要花很多时间，有时间有限，折中处理一下也是可以，关键是有些testfeature 写得实在是太简单了，有些写的像设计规格。有时候感觉还不清楚testfeature 和 设计规格区别。这个不仅仅只是形式问题，现在很多bug 都和这个相关，比如有些testfeature 我们激励给了，但是没有检查到想检查的地方，bug 在出现了，但是没有checker，就这样在眼皮底下漏过去了。尤其是如果验证没有全局的RM 和scoreboard 比较，也没有全局的assertion，testcase 比较都是在用例特定 时刻去读取待检查对象和golden值进行比较。那就有两个问题，1）我们怎么知道在比较时刻之前或者之后有没有出现其他没有满足设计需求的时序（就是不该出现的时序）。 2）我们是怎么知道这个testcase 选取的比较对象就是全的，比如端口有5组output，人为选择其中某些进行比较，剩下没有比较的output 是什么情况。 但是如果用scoreboard 和 assertion 比较 就不是人为在testcase选择对象或者时刻，他们是自动monitor 进行比较的。只要出现都会进行checker。完全没有用scoreboard 和 assertion 验证 ， 有漏checker 的风险。（3）对输入把控不严格，我们不能随便接受一个需求，一定要搞清楚原由，是什么原因修改，需求来源哪里，需求是否合理，文档有没有更新描述，而不是别人告诉我们这次修改很简单，随便一个会议就接收了，告诉我们就这么验证哪里哪里就行了。 （4）对于功耗和性能验证不够敏感，这个目前还是我们验证薄弱环境。我们不能只扔一个波形出去，让设计去判断性能是否满足，功耗是否满足。性能我们需要完全能判断，功耗我们也要跑ptpx 做好基本的判断。验证环境支持ptpx，后续我们都配置用起来。如果需要增加时间就要考虑时间增加。项目会正向先排计划，然后考虑和项目规划时间的偏差。验证这个岗位入门是比设计需求低一些，但是要做好，绝对比设计要求高。这就是下限可以很低，上限可以很高。关键是我们怎么去做。既要像设计一样考虑问题，又要像客户一样考虑问题，就这点就不简单做到。我们是验证的负责人，我们不能听别人告诉我们怎么去验证，要怎么验证要我们自己判断，然后评审确定，其他人尤其是是设计告诉就这么验证一下就行了， 只能做参考，最终怎么验证要自己判断。设计岗位从他们角度天然就是只会从时间和PPA 考虑问题，他们天然对质量缺乏敬畏之心。 我们写用例也要尽量像客户能操作那样去考虑（除了一些特殊情况外，比如仿真加速，异常配置，构造错误，并行触发等等情况），少使用一些固定延迟，等待内部信号判断。force 内部信号等等操作。所有做的这些操作基础出发点就是客户能否做得到（客户使用我们芯片能force 内部信号吗），实际情况有没有可能出现。 我们做一些仿真加速，异常配置，并行触发，后门操作时，也要有一个用例保证是真实情况配置。

详解CAN总线：什么是CAN总线？ 1P与S0C设计2022年10月24日12：00江苏在之前的博文中分享过一系列一文搞懂：SPI协议、I2C协议、PID算法、Modbus协议等文章，也考虑过是否可以出一篇介绍CAN总线协议的文章，但是在之后的学习研究中，发觉CAN总线协议比较庞大和复杂，做为刚刚进入汽车电子行业的开发小白，一篇文章难以讲解清晰，所以决定在汽车电子专栏中连载分享关于CAN总线协议的相关知识。由于本人也处于学习和研究阶段，如果对CAN总线协议有理解不到位的地方，还请各位大佬在文末留言指正一二。1CAN总线简介CAN总线协议（Controller Area Network），控制器局域网总线，是德国BOSCH（博世）公司研发的一种串行通讯协议总线，它可以使用双绞线来传输信号，是世界上应用最广泛的现场总线之一。CAN通讯协议标准（ISO-11898：2003）介绍了设备间信息是如何传递以及符合开放系统互联参考模型（OSI）的哪些分层项。实际CAN通讯是在连接设备的物理介质中进行，物理介质的特性由模型中的物理层定义。ISO11898体系结构定义七层，OSI模型中的最低两层作为数据链路层和物理层，如下图所示：LLC用于接收滤波、超载通告、回复管理；MAC用于数据封装/拆封、帧编码、媒体访问管理、错误检测与标定、应答、串转发/并转串；PLS用于位编码/解码、位定时、同步；PMA为收发器特性。CAN协议主要用于汽车中各种不同元件之间的通信，以此取代昂贵而笨重的配电线束，该协议的健壮性使其同样适用于自动化和工业环境中。CAN总线协议距今已经发展40多年，如今，CAN总线已成为汽车（汽车、卡车、公共汽车、拖拉机等）、轮船、飞机、电动汽车电池、机械等的标准配置。CAN之前的版本：汽车ECU是复杂的点对点布线1986年：BOSCH（博世）开发了CAN协议作为解决方案1991年：BOSCH（博世）发布了CAN 2.0（CAN 2.0A：11位，2.0B：29位）1993年：CAN被采用为国际标准（ISO 11898）2003年：ISO 11898成为标准系列2012年：博世发布了CAN FD 1.02015年：CAN FD协议标准化（ISO 11898-1）2016年：CAN物理层，数据速率高达5 Mbit/s，已通过ISO 11898-2标准化CAN总线具有以下特点：符合OSI开放式通信系统参考模型；两线式总线结构，电气信号为差分式；多主控制，在总线空闲时，所有的单元都可开始发送消息，最先访问总线的单元可获得发送权；多个单元同时开始发送时，发送高优先级ID消息的单元可获得发送权；点对点控制，一点对多点及全局广播几种传送方式接收数据，网络上的节点可分成不同的优先级，可以满足不同的实时要求；采用非破坏性位仲裁总线结构机制，当两个节点同时向网络上传送信息时，优先级低的节点主动停止数据发送，而优先级高的节点可不受影响地继续传送数据消息报文不包含源地址或者目标地址，仅通过标识符表明消息功能和优先级；基于固定消息格式的广播式总线系统，短帧结构；事件触发型，只有当有消息要发送时，节点才向总线上广播消息；可以通过发送远程帧请求其它节点发送数据；消息数据长度0~8Byte；节点数最多可达110个；错误检测功能。所有节点均可检测错误，检测错误的单元会立即通知其它所有单元；发送消息出错后，节点会自动重发；故障限制，具有自动关闭总线的功能，节点控制器可以判断错误是暂时的数据错误还是持续性错误，当总线上发生持续数据错误时，控制器可将节点从总线上隔离，以使总线上的其他操作不受影响；通信介质可采用双绞线、同轴电缆和光导纤维，一般使用最便宜的双绞线；理论上，CAN总线用单根信号线就可以通信，但还是配备了第二根导线，第二根导线与第一根导线信号为差分关系，可以有效抑制电磁干扰；直接通信距离最远可达10KM(速率4Kbps以下)，通信速率最高可达1MB/s(此时距离最长40M)；总线上可同时连接多个节点，可连接节点总数理论上是没有限制的，但实际可连接节点数受总线上时间延迟及电气负载的限制。每帧信息都有CRC校验及其他检错措施，数据错误率极低；废除了传统的站地址编码，取而代之的是对通信数据块进行编码。采用这种方法的优点是可使网络内的节点个数在理论上不受限制，数据块的标识码可由11位或29位二进制数组成，因此可以定义211或229个不同的数据块，这种数据块编码方式，还可使不同的节点同时接收到相同的数据，这一点在分步式控制中非常重要。CAN总线具体以下优势：2CAN节点组成CAN节点通常由三部分组成：CAN收发器、CAN控制器和MCU。CAN总线通过差分信号进行数据传输，CAN收发器将差分信号转换为TTL电平信号，或者将TTL电平信号转换为差分信号，CAN控制器将TTL电平信号接收并传输给MCU，如下图所示：目前，我们常用的STM32、华大、瑞萨等单片机内部就集成了CAN控制器外设，通过配置就可实现对CAN报文数据的读取和发送。3CAN总线结构CAN总线是一种广播类型的总线，可支持线形拓扑、星形拓扑、树形拓扑和环形拓扑等。CAN网络中至少需要两个节点设备才可进行通信，无法仅向某一个特定节点设备发送消息，发送数据时所有节点都不可避免地接收所有流量。但是，CAN总线硬件支持本地过滤，因此每个节点可以设置对有效的消息做出反应。线形拓扑是在一条主干总线分出各个节点支线，其优点在于布线施工简单，接线方便，阻抗匹配规则固定，缺点是拓扑不够灵活，在一定程度上影响通讯距离，如下图所示：星形拓扑是每个节点通过中央设备连到一起，其优点是容易扩展，缺点是一旦中央设备出故障会导致总线集体故障，而且分支线长不同，阻抗匹配复杂，可能需要通过一些中继器或集线器进行扩展，如下图所示：树形拓扑是节点分支比较多，且分支长度不同，其优点是布线方便，缺点是网络拓扑复杂，阻抗匹配困难，通讯中极易出现问题，必须加一些集线器设备，如下图所示：环形拓扑是将CAN总线头尾相连，形成环状，其优点是线缆任意位置断开，总线都不会出现问题，缺点是信号反射严重，无法用于高波特率和远距离传输，如下图所示：虽然CAN总线可以支持多种网络拓扑，但在实际应用中比较推荐使用线形拓扑，且在IOS 11898-2中高速CAN物理层规范推荐也是线形拓扑。在ISO 11898-2和ISO 11898-3中分别规定了两种CAN总线结构（在BOSCH CAN2.0规范中，并没有关于总线拓扑结构的说明）。ISO 11898-2中定义了通信速率为125Kbps～1Mbps的高速闭环CAN通信标准，当通信总线长度≤40米，最大通信速率可达到1Mbps，高速闭环CAN（高速CAN）通信如下图所示：ISO 11898-3中定义了通信速率为10～125Kbps的低速开环CAN通信标准，当传输速率为40Kbps时，总线距离可达到1000米。低速开环CAN（低速容错CAN）通信如下图所示：4CAN总线物理电气特性在CAN总线上，利用CAN_H和CAN_L两根线上的电位差来表示CAN信号。CAN 总线上的电位差分为显性电平（Dominant Voltage）和隐性电平（Recessive Voltage），其中显性电平为逻辑 0，隐性电平为逻辑 1。高速CAN总线（ISO 11898-2，通信速率为125Kbps～1Mbps）在传输显性（0）信号时，会将 CAN_H端抬向5V高电平，将CAN_L拉向0V低电平。当传输隐性（1）信号时，并不会驱动 CAN_H 或者 CAN_L 端。 显性信号 CAN_H 和 CAN_L 两端差分标称电压为 2V。 终端电阻在没有驱动时，将差分标称电压降回 0V。显性信号（0）的共模电压需要在 1.5V 到 3.5V 之间。隐性信号（1）的共模电压需要在+/-12V。低速/容错CAN（ISO 11898-3，通信速率为10～125Kbps）在传输显性信号（0）时，驱动CANH端抬向5V，将CANL端降向0V。在传输隐性信号（1）时并不驱动CAN 总线的任何一端。在电源电压VCC为5V时，显性信号差分电压需要大于2.3V，隐性信号的差分电压需要小于0.6V。CAN总线两端未被驱动时，终端电阻使CAN L端回归到RTH电压（当电源电压VCC为5V时，RTH电压至少为Vcc-0.3V=4.7V），同时使CAN H端回归至RTL电压（RTL电压最大为0.3V）。两根线需要能够承受-27V至40V的电压而不被损坏。在高速和低速CAN中从隐性信号向显性信号过渡的速度更快，因为此时CAN线缆被主动积极地驱动，显性向隐性的过渡速度主要取决于CAN网络的长度和导线的电容。来自微信