SystemVerilog和SystemC协同验证环境介绍（1） 先说结论：使用有公开源代码的uvmc，可以在不同仿真工具之间自由切换，vcs 也有自己的库但是只能在vcs 中使用，不能在xrun 和 子门子的EDA 仿真工具中使用。下图是一个典型的sv和sc协同验证环境的testbench。systemverilog大家都比较熟悉了，UVM就是基于sv创建的一个验证方法学的库。但是systemc用的就比较少。一般情况下，systemc用于：事务级别建模和验证HW / SW协同设计SOC架构分析和优化sv和sc协同验证环境，主要应用于：使用SystemC TL模型作为SystemVerilog测试平台中的参考模型（可重用）通过常用的SV测试平台确保RTL和SystemC TL模型的一致性SC和SV具有互操作性SC模块可以实例化SV，反之亦然具有混合语言组件的单模块层次结构SC和SV调度程序需要统一的语义混合语言系统应该像使用单一语言一样工作 引脚级：SC信号可以绑定到SV端口，反之亦然支持标准转化集使用简单，但很少能匹配设计流程要求TL：SC调用SV任务/函数，SV调用SC方法符合大多数设计流程要求更高的仿真和建模效率那么怎么将SV和SC两种不同的语言连接起来呢？大家都知道dpi可以作为c和sv之间互相访问的桥梁，那么它作为SV和SC之间的桥梁够用吗？当然不够。DPI只能调用非阻塞方法/任务/函数，但是不能调用耗时的任务/方法。仅指定C接口，而不能指定C ++，而不能指定SystemCDPI不能用于遍历SystemC层次结构，处理实例或对象不容易实现DPI构建为与单线程非时序的C程序的接口Mentor也开源了UVM Connect的库。UVM Connect是一个基于开源UVM的库，提供TLM1和TLM2连接以及SystemC和SystemVerilog UVM模型和组件之间的对象传递。它还提供了一个UVM Command API，用于从SystemC（或C或C ++）访问和控制UVM仿真。 UVM Connect允许您在UVM验证中重用SystemC架构模型作为参考模型和/或重用SystemVerilog UVM代理来验证SystemC中的模型。它还有效地扩展了您的VIP产品组合，因为您现在可以使用两种语言访问VIP。通过UVM Connect，您可以轻松开发集成的验证环境，从而充分利用每种语言的优势，最大限度地提高验证效率。UVM版本2.3增加了新的“快速打包程序”功能，可在通过TLM2连接传递通用有效负载时提高性能。它们还增加了对无限数据有效负载的支持以及对配置扩展的有限支持。附录：SV和SC语言之间的数据类型映射原文链接：https://blog.csdn.net/zhajio/article/details/81780576

sv中的功能覆盖率常用用法 下面是ieee文档自我提取的一些用法，这一篇的用法，更加全面：covergroup常用用法；covergroup cg_0; cp_name coverpoint signal_name{ bins bin_name0 = {[0:63],65};//两个bin, [0:63],65, 只要有里面的值收到了，就全覆盖 bins bin_name1[] = { [127:150],[148:191] }; // 65个bin，即[]中的每一个值都是一个bin； bins bin_name2 = { [1000:$] };//$表示结尾，即最大值； bins bin_name3[] = default;//其他的所有值，都划分到other, 也是要全部都收到； } endgroupbins with的用法； cp_name: coverpoint signal_name{ bins bin_name[] = {[0:255]} with (item % 3 == 0);//0-255中3的余数为0的部分，构成bin; } 也可以将with的内容封装成function; coverpoint b { bins func[] = b with (myfunc(item)); } wildcard; wildcard bins g12_15 = { 4'b11?? };//只要在1100~1111间的任何一个踩到了，就收到了； wildcard bins g12_15_array[] = { 4'b11?? };//加了[], 会给每一个符合条件的都产生一个bin ignore_bins; 当没有明确定义某一个coverpoint的bins时，EDA仿真工具会生成和收集所有可能的bins，当其中某些bins在RTL中永远都不可能覆盖到，可以使用ignore_bins进行忽略 covergroup cg23; coverpoint a { ignore_bins ignore_vals = {7,8};//不收集7，8； ignore_bins ignore_trans = (1=>3=>5);//不收集1，3，5这个序列； } endgroupillegal_bins; 某个值不可能收到，收到后报错；起到类似checker的作用； covergroup cg3; coverpoint b { illegal_bins bad_vals = {1,2,3}; illegal_bins bad_trans = (4=>5=>6); } endgroupcross；bit [31:0] a_var;bit [3:0] b_var;covergroup cov3 @(posedge clk); A: coverpoint a_var { bins yy[] = { [0:9] }; } CC: cross b_var, A;//两个coverpoint进行cross; endgroupcross中指定bins;int i,j;covergroup ct; coverpoint i { bins i[] = { [0:1] }; } coverpoint j { bins j[] = { [0:1] }; } x1: cross i,j; x2: cross i,j { ignore_bins i_zero = binsof(i) intersect { 0 };//i中不包含0； //binsof(x) intersect (y);//x的取值中，只收取为y的值； } endgroupbinsof 与 && / ||的组合；covergroup address_cov () @ (posedge ce); ADDRESS : coverpoint addr {bins addr0 = {0}; bins addr1 = {1};} CMD : coverpoint cmd {bins READ = {0}; bins WRITE = {1}; bins IDLE = {2};} CRS_USER_ADDR_CMD : cross ADDRESS, CMD {bins USER_ADDR0_READ = binsof(CMD) intersect {0};//默认的bins本来应该是2*3=6个，但是这里只定义了两个bins <addr0,READ> <addr1,READ> bins u2 = binsof(ADDRESS.addr0) || binsof(CMD.READ);// bins 数目为4，包括<addr0,READ>,<addr0,WRITE>,<addr0,IDLE>,<addr1,READ> bins u3 = binsof(ADDRESS.addr0) && binsof(CMD.READ);// bins 数目为1，包括<addr0,READ>} CRS_AUTO_ADDR_CMD : cross ADDRESS, CMD {ignore_bins AUTO_ADDR_READ = binsof(CMD) intersect {0}; ignore_bins AUTO_ADDR_WRITE = binsof(CMD) intersect {1} && binsof(ADDRESS) intersect{0};}（原文链接：https://blog.csdn.net/bleauchat/article/details/90445713）matches; 感觉上像是一个下线； bins apple = X with (a+b < 257) matches 127;// 127~257？ 带参数的covergroup;module mod_m; logic [31:0] a, b; covergroup cg(int cg_lim); coverpoint a; coverpoint b; aXb : cross a, b { function CrossQueueType myFunc1(int f_lim); for (int i = 0; i < f_lim; ++i) myFunc1.push_back('{i,i}); endfunction bins one = myFunc1(cg_lim); bins two = myFunc2(cg_lim); function CrossQueueType myFunc2(logic [31:0] f_lim); for (logic [31:0] i = 0; i < f_lim; ++i) myFunc2.push_back('{2*i,2*i}); endfunction } endgroup cg cg_inst = new(3);//每一个例化的时候再指定参数； endmodule结果如下：cg_inst.aXb.one = <0.0> , <1.1>,<2.2>cg_inst.aXb.two = <0.0>,<2.2>,<4.4>,instance；每个覆盖率例化的时候，是所有的合在一起收集，还是每个例化的地方，单独收集对应的覆盖率； 每个覆盖率单独例化的时候，可以指定最终呈现的名字； covergroup g1 (int w, string instComment) @(posedge clk) ; // track coverage information for each instance of g1 in addition // to the cumulative coverage information for covergroup type g1 option.per_instance = 1; // comment for each instance of this covergroup option.comment = instComment; 一些基本的选项，通常不使用；//auto_bin_max, cross_auto_bin_max, goal, weight等等； //参考如下： (221条消息) [SV]SystemVerilog Coverage Options用法總結及案例_元直数字电路验证的博客-CSDN博客_coveragegroup option 也可以参考table 19-2; 设置采样时刻；一般来讲，是不指定采样时刻，然后再rm中比对通过后，手动sample, 可以保证采集数据的合理性和正确性； 也可以指定拍拍采集；covergroup g1 (int w, string instComment) @(posedge clk) ; 数据边界描述；[ $ : value ] => The set of values less than or equal to value[ value : $ ] => The set of values greater or equal to value————————————————版权声明：本文为CSDN博主「newyork major」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。原文链接：https://blog.csdn.net/zhangshangjie1/article/details/129121286

SV中inout与ref区别 一、Inout是什么？inout百度翻译为“双向，双向总线”，顾名思义就是该类型端口既能做输入又能做输出。很多需要交互的芯片外部的有些管脚都会使用inout类型，尤其是需要与外界做双向通信的数据总线与地址总线。在需要用到inout类型搭建仿真验证平台时，需要注意以下两个方面：1.在例化端口时，需将顶层的inout型的信号必须变为wire型；2.在编写assign语句时，其必须放在initial或always块外部。想对inout型的信号进行读写操作时需使用assign语句，具体代码如下：module TB(); wire data_inout; reg data_reg; reg db_link; initial begin .......... end assign data_inout = db_link ? data_reg : 1'hz; endmodule二、Ref是什么？Ref为Reference的缩写，百度翻译为“参考，引用”。通过查阅资料，ref类型会使参数按照引用传递。下面为本人在验证工作时碰到的一个例子：设计(DUT)源程序部分代码：module DUT; endmodule验证环境 (Test_Bench—cpu_mod) 部分代码：`timescale 1ns/1ps module cpu_mod; parameter cpu_period = 33.33; parameter cpu_period*2 = 66.67; parameter cpu_period*9 = 299.97; initial begin write_flag = 0; end task automatic cpu_write (input [15:0] addr , input [15:0] data , ref logic cs); dut.if.ebi_rd_wr = 1'b1; cs = 1 ; #cpu_period; dut.if.ebi_addr = addr ; dut.if.ebi_rd_wr = 1'b0 ; dut.if.ebi_ts = 1'b0 ; cs = 0 ; #cpu_period*2; dut.if.ebi_ts = 1'b1 ; write_flag = 1 ; cpu_wdata = data ; dut.if.ebi_we_be0 = 1'b0 ; dut.if.ebi_we_be1 = 1'b0 ; #cpu_period*9; dut.if.ebi_rd_wr = 1'b1 ; dut.if.ebi_we_be0 = 1'b1 ; dut.if.ebi_we_be1 = 1'b1 ; #cpu_period; write_flag = 0 ; dut.if.ebi_addr = 16'hz ; cpu_wdata = 16'h0 ; cs = 1 ; endtask endmodule测试用例 (Test_Case) 部分代码：`timescale 1ns/1ps module testcase(interface dut_if); bit [15:0] cpu_addr1 = 16'h1803; bit [15:0] cpu_data1 = 16'h1234; initial begin #150ms; cpu_mod.cpu_write (cpu_addr1,cpu_data1,dut_if.ebi_cs3); end endmodule 1）代码结构的思路待更新2）代码结构的说明待更新三、两者区别是什么？当task和function的形式参数被声明为input类型时，input类型的形参只是进行了数值的拷贝；而当task和function的形式参数被声明为output类型时，output类型的形参会在return时刻将数值拷贝至接收方。这就不难得出 inout 类型不仅会在输入时进行数值的拷贝，而且会在输出时将数值拷贝至接收方。Ref 类型的形参，我们做的不是拷贝，而是 引用 。对于task来讲，ref类型的参数，其外部是可见的，换句话说在外部对ref的形参数值进行的修改，task是可见且同步变化的；而inout类型的参数，task得到的仅仅是一个拷贝过来的数值，在整个task运行期间，外部的数值无论发生什么变化，对于task而言是未知的，同理task对该数值在其内部进行的修改，只有task运行结束后，外部才会获得该值。四、两者联系/区别总结Inout 与 Ref 均可以在task与function中传入传出数据；Inout 在外部传递的参数改变时，其调用的task或function无法实时更新，只有当调用的task或function执行完毕后才会发生变化；Ref 在外部传递的参数改变时，其调用的task或function能够实时更新数值；Ref 操作不需要消耗仿真时间，而 Inout 则需要消耗仿真时间。————————————————版权声明：本文为CSDN博主「进击的砰砰砰」的原创文章，遵循CC 4.0 BY-SA版权协议，转载请附上原文出处链接及本声明。原文链接：https://blog.csdn.net/weixin_42493102/article/details/122311686