超逼真20张动图，秒懂四大电镜原理（SEM, TEM, AFM, STM）！ 材料的显微分析能获得材料的组织结构，揭示材料基本性质和基本规律，在材料测试技术中占重要的一环。对各种显微分析设备诸如SEM、TEM、AFM、STM等，各位材料届的小伙伴一定不会陌生。最近小编发现一些电镜动画，被惊艳到，原来枯燥无味的电镜可以变得这么生动，闲言少叙，下面就和大家一起来分享。扫描电子显微镜（SEM）扫描电镜成像是利用细聚焦高能电子束在样件表面激发各种物理信号，如二次电子、背散射电子等，通过相应的检测器来检测这些信号，信号的强度与样品表面形貌有一定的对应关系，因此，可将其转换为视频信号来调制显像管的亮度得到样品表面形貌的图像。SEM工作图入射电子与样品中原子的价电子发生非弹性散射作用而损失的那部分能量（30～50eV）激发核外电子脱离原子，能量大于材料逸出功的价电子从样品表面逸出成为真空中的自由电子，此即二次电子。电子发射图二次电子探测图二次电子试样表面状态非常敏感，能有效显示试样表面的微观形貌，分辨率可达5～10nm。二次电子扫描成像入射电子达到离核很近的地方被反射，没有能量损失；既包括与原子核作用而形成的弹性背散射电子，又包括与样品核外电子作用而形成的非弹性背散射电子。背散射电子探测图用背反射信号进行形貌分析时，其分辨率远比二次电子低。可根据背散射电子像的亮暗程度，判别出相应区域的原子序数的相对大小，由此可对金属及其合金的显微组织进行成分分析。EBSD成像过程透射电子显微镜（TEM）透射电镜是把经加速和聚焦的电子束投射到非常薄的样件上，电子与样品中的原子碰撞，而改变方向，从而产生立体角散射。散射角的大小与样品的密度、厚度相关，因此，可以形成明暗不同的影像，影像将在放大、聚焦后在成像器件上显示出来。TEM工作图TEM成像过程STEM成像不同于平行电子束的TEM，它是利用聚集的电子束在样品上扫描来完成的，与SEM不同之处在于探测器置于试样下方，探测器接收透射电子束流或弹性散射电子束流，经放大后在荧光屏上显示出明场像和暗场像。STEM分析图入射电子束照射试样表面发生弹性散射，一部分电子所损失能量值是样品中某个元素的特征值，由此获得能量损失谱（EELS），利用EELS可以对薄试样微区元素组成、化学键及电子结构等进行分析。EELS原理图*本文来源于新材料在线®，内容仅为全部的1/2。完整版内容可下载最新版本新材料在线®APP查看2018-07-02来自微信

芯片在ATE阶段主要是检测什么？ATE在芯片制造过程中处于什么阶段？（2022-08-05） 芯片在测试阶段主要检测其在制造过程中的缺陷。ATE测试是在post-silicon阶段，也就是制造完成后，对芯片进行测试。为什么要做测试？在这里要引出来两个概念defects和fault models，也就是是缺陷和故障模型。缺陷：是指电路因物质方面的原因而改变了其本来的结构，它出现在器件制造或使用阶段，通常是指因制造加工条件的不正常和工艺设计有误等造成电路不正常的物理结构，例如引线的开路、短路等.故障：是缺陷抽象级的表示，由于引起芯片发生故障的制造缺陷原因多种多样，为了便于分析和判断故障，需要将故障的特征进行抽象和分类，把呈现同样效果的故障归并成同一种故障类型，并使用同一种描述方法，这种故障描述方式称为故障模型。ATE测试就是为了检查制造缺陷过程中的缺陷。更接下来谈谈ATE，之前在另一个回答下也详细介绍过。芯片测试概述芯片测试分两个阶段，一个是CP（Chip Probing）测试，也就是晶圆（Wafer）测试。另外一个是FT（Final Test）测试，也就是把芯片封装好再进行的测试。CP测试的目的就是在封装前就把坏的芯片筛选出来，以节省封装的成本。同时可以更直接的知道Wafer 的良率。CP测试可检查fab厂制造的工艺水平。现在对于一般的wafer成熟工艺，很多公司多把CP给省了，以减少CP测试成本。具体做不做CP测试，就是封装成本和CP测试成本综合考量的结果。一片晶圆越靠近边缘，die（一个小方格，也就是一个未封装的芯片）出问题的概率越大。随着芯片规模的越来越大，测试也更为复杂。ATE（Automatic Test Equipment）也就应运而生。 目前ATE公司最大的是Teradyne和爱德万，NI目前也在做这一块，并且很多小公司都在用NI的仪器。国内的公司知名的有长川科技。ATE作为集成了众多高精密的Instruments的设备，价格自然不菲。一台泰瑞达的高端Ultra Flex可以买上海的几套房！芯片测试流程在测试之前，当然要有ATE设备，CP测试需要Probe Card, FT测试需要Load board, Socckt等。来一张全家福吧。最下边左一是Load Board(又叫DUT Board), 左二是Probe Card.然后由芯片设计公司来提供Design Spec和Test Spec(datasheet)来制定Test Plan,开发测试程序，建立测试项。Test Plan示意图：一般测试通常包含以下测试项：DC parameters Test主要包含以下测试，Continuity测试(又称open/short test)主要是检查芯片的引脚以及和机台的连接是否完好。其余的测试都是检查DC电气参数是否在一定的范围内。Continuity TestLeakage Test (IIL/IIH)Power Supply Current Test (IDDQ)Other Current/Voltage Test (IOZL/IOZH, IOS, VOL/IOL, VOH/IOH)LDO，DCDC 电源测试。以下这张图就是open/short test原理示意图，DUT（Device Under Test）的引脚都挂有上下两个保护二极管，根据二极管单向导通以及截至电压的特性，对其拉/灌电流，然后测试电压，看起是否在设定的limit范围内。整个过程是由ATE里的instruments PE(Pin Electronics)完成的。Digital Functional Test这部分的测试主要是跑测试向量（pattern），pattern则是设计公司的DFT工程师用ATPG（auto test pattern generation）工具生成的。pattern测试基本就是加激励，然后捕捉输出，再和期望值进行比较。与Functional Test相对应的的是Structure Test，应用Structure Test能更好的提高覆盖率。当然还有Build-in-Self-Test (BIST）主要是针对memory进行的测试。AC Parameters Test主要是AC Timing Tests，包含Setup Time, Hold Time, Propagation Delay等时序的检查。ADC and DAC Test主要是数模/模数混合测试，检查信号经过ADC/DAC后的信号是否符合期望，这个地方涉及到的信号知识比较多。总体来说包含静态测试和动态测试。Static Test – Histogram method (INL, DNL)Dynamic Test – SNR, THD, SINAD其他测试除了以上常规测试项，根据芯片的类型不同可能会进行不同的测试，比如RF测试，SerDes高速测试。除此之外还有Efuse测试，Efuse最终会在芯片上烧写这个芯片的基本信息，包括制造厂商代号，wafer的批次及编号，这个die在wafer上的坐标以及时间等，方便后续对有问题芯片的溯源。一个基本的测试流程图如下： 测试流程图 所有的测试项都是在ATE上执行的，一般会执行几秒到几十秒，因为ATE是根据机时来付费的（很少有海思，苹果这种土豪公司一次买数十台），所以缩短测试时间变得尤其重要！另外一般芯片在量产测试的时候，都是百万颗或者千万颗，每个芯片节省一秒，总体来说缩短的时间还是很可观的。在测试执行完成后，ATE会输出一个Datalog，以显示测试结果。对于测试pass或fail测试项的不同，也会对其进行分类(Bin)，最后由Handler分拣。datalog 示意图：以上就是芯片的测试完整流程。再放两张芯片测试的封测厂/实验室的环境图： 封测厂需要穿静电服 写在最后：一个完备的的芯片测试不是靠芯片测试工程师一个人完成的，而是需要设计工程师，DFT工程师的支持，以及由可靠的EDA工具，优秀的硬件支撑等多方因素共同决定的。芯片测试是极其重要的一环，有缺陷的芯片能发现的越早越好。在芯片领域有个十倍定律，从设计-->制造-->封装测试-->系统级应用，每晚发现一个环节，芯片公司付出的成本将增加十倍！！！所以测试是设计公司尤其注重的，如果把有功能缺陷的芯片卖给客户，损失是极其惨重的，不仅是经济上的赔偿，还有损信誉。因此芯片测试的成本也越来越高！在 IC 行业，每一个环节都要十分小心，一次流片的费用在数十万美金，一天的ATE机台使用几百美金。而一个芯片的利润可能只有几美分。这也是IC行业投资周期长，收益少的原因，基本前几年都在亏钱。幸运的是国家越来越重视芯片了，期待国内IC发展能越来越好。摘自知乎有道云笔记2022-08-05 13:45:35

谈谈CP和FT测试 关于CP和FT的测试,我本来以为这个话题已经是业界常识,不需要专门再谈了.不过前几天和一个设计公司的主管交流了一下,发现其实很多非测试专业的从业人员对这两个概念其实了解并不像我以为的那样深刻.所以,我还是有必要在这里再谈一下按照国际惯例,首先需要再解释一下什么是CP和FT测试.CP是(ChipProbe)的缩写,指的是芯片在wafer的阶段,就通过探针卡扎到芯片管脚上对芯片进行性能及功能测试,有时候这道工序也被称作WS(WaferSort);而FT是Final Test的缩写,指的是芯片在封装完成以后进行的最终测试,只有通过测试的芯片才会被出货由于测试治具上的差异,CP和FT的不同点并不仅仅限于所处的工序阶段不同,两者在效率和功能覆盖上都有着明显的差异,这些信息是每一个IC从业人员需要基本了解的在绝大多数情况下,特别是在国内,我们目前在CP测试上选用的探针都还是悬臂针(也有叫环氧针的,因为针是用环氧树脂固定的缘故).这种类型的针比较长,而且是悬空的,信号完整性控制上非常困难,所以一般数据的最高传输率只有100~400Mbps,高速信号的测试是几乎不可能的;另外,探针和pad的直接接触在电气性能上也有局限,容易产生漏电和接触电阻,这对于高精度的信号测量也会带来巨大的影响.所以,通常CP测试仅仅用于基本的连接测试和低速的数字电路测试当然,理论上在CP阶段也可以进行高速信号和高精度信号的测试,但这往往需要采用专业的高速探针方案,如垂直针/MEMS探针等技术,这会大大增加硬件的成本.多数情况下,这在经济角度上来说是不合算的那这样一来,我们还需不需要CP测试?或者在CP测试阶段如何对具体测试项目进行取舍呢?要回答这个问题,我们就必须对CP的目的有深刻的理解.那CP的目的究竟是什么呢?首先,CP最大的目的就是确保在芯片封装前,尽可能地把坏的芯片筛选出来以节约封装费用.所以基于这个认识,在CP测试阶段,尽可能只选择那些对良率影响较大的测试项目,一些测试难度大,成本高但fail率不高的测试项目,完全可以放到FT阶段再测试.这些项目在CP阶段测试意义不大,只会增加测试的成本.要知道,增加一个复杂的高速或高精度模拟测试,不仅仅会增加治具的成本,还会增加测试机台的费率和增加测试时间.这些测试项目在FT阶段都是要测试的,所以没有必要放在CP阶段重复进行了其次,一些芯片的部分模组地管脚在封装的时候是不会引出来了,也就是说在FT阶段这些模组很难甚至无法测量.在这样的情况下,测试就必须在CP阶段进行.这也是必须进行CP测试的一个重要原因还有一种特殊情况,芯片的封装是SIP之类的特殊形式.一方面这种封装形式在FT阶段可测性较低,而且多芯片合封的情况下,整体良率受每颗die的良率影响较大,所以一般需要在封装前确保每颗die都是好品(KGD: Known Good Die).这种情况下,往往无论多困难,都需要在CP阶段把所有测试项目都测一遍了所以，基于以上的认识，我们就比较容易在具体项目中判断CP测试项目的取舍了.简单而言:1)因为封装本身可能影响芯片的良率和特性,所以芯片所有可测测试项目都是必须在FT阶段测试一遍的.而CP阶段则是可选2)CP阶段原则上只测一些基本的DC,低速数字电路的功能,以及其它一些容易测试或者必须测试的项目.凡是在FT阶段可以测试,在CP阶段难于测试的项目,能不测就尽量不测.一些类似ADC的测试,在CP阶段可以只给几个DC电平,确认ADC能够基本工作.在FT阶段再确认具体的SNR/THD等指标3)由于CP阶段的测试精度往往不够准确,可以适当放宽测试判断标准,只做初步筛选.精细严格的测试放到FT阶段4)如果封装成本不大,且芯片本身良率已经比较高.可以考虑不做CP测试,或者CP阶段只做抽样测试,监督工艺5)新的产品导入量产,应该先完成FT测试程序的开发核导入.在产品量产初期,FT远远比CP重要.等产品逐渐上量以后,可以再根据FT的实际情况,制定和开发CP测试以上只是根据我个人的经验总结的一些最基本的CP/FT测试常识.事实上,在具体的项目中,会有很多复杂的问题出现,这些问题的对应和解决不是我短短一篇文章所能全部覆盖到的.本文的作用只是给广大非测试专业的从业人员提供一些最基本的概念信息.在实际的案例中,往往需要具体问题具体分析.总而言之,对于任何一家设计公司而言,优秀的测试工程师或团队是确保产品良率和成本控制币不可少的因素

关于SO、SOP、SOIC封装(宽体、中体、窄体)的详解 SOP（ Small Outline Package ）小外形封装，指鸥翼形 (L 形 )引线从封装的两个侧面引出的一 种表面贴装型封装。 1968 ～ 1969 年飞利浦公司就开发出小外形封装（ SOP）。以后逐渐派生出 SOJ（ J 型引脚小 外形封装） 、TSOP（薄小外形封装） 、VSOP （甚小外形封装） 、SSOP（缩小型 SOP）、TSSOP（薄 的缩小型 SOP）及 SOT（小外形晶体管） 、 SOIC （小外形集成电路）等。在引脚数量不超过 40 的领域， SOP 是普及最广的表面贴装封装，典型引脚中心距 1.27mm(50mil) ，其它有 0.65mm 、 0.5mm ；引脚数多为 8～ 32；装配高度不到 1.27mm 的 SOP 也称为 TSOP 。表 1、常用缩写代码含义二、宽体、中体、窄体以及 SO、SOP、SOIC之争。在事实上，针对 SOIC 封装的尺寸标准，不同的厂家分别或同时遵循了两种不同的标准 JEDEC （美国联合电子设备工程委员会）和 EIAJ （日本电子机械工业协会），结果就导致了“宽体、中体和窄体”三个分支概念的出现，把很多人搞得晕头转向，也激起很多砖家在“宽体、中体、窄体以及 SO、SOP、SOIC ”几个概念之间争得死去活来。 还有许多来自不同半导体制造商的封装不属于上述标准。 另外， JEDEC 和 EIAJ 这两种标准 的名称也并非总是被用于制造商的产品目录和数据表中，除此以外，不同制造商之间的描述系 统也不统一。 其实，静下心来，仔细看一下两个封装标准，再对比几种常见的元件尺寸，不难发现，规律其实并不复杂：1、 单从字面上理解，其实 SO=SOP=SOIC 。2、 混乱现象主要出现在管脚间距 1.27mm 的封装上，多为 74 系列的数字逻辑芯片。3、 两个标准对代码缩写各有自己的习惯：EIAJ 习惯上使用 SOP（ 5.3mm 体宽）；JEDEC 习惯上使用 SOIC （ 3.9mm 与 7.5mm 两种体宽）；也有些公司并不遵守这个习惯，如 UTC ，使用 SOP（ 3.9mm 与 7.5mm 两种体宽）；另有很多制造商使用 SO、 DSO、 SOL 等。4、 两个标准规定的尺寸不同，互不兼容，其差异主要体现在宽度 WB 和 WL 上，下表给出了常用 SOP 封装在两个标准下的 WB 与 WL 值：表 2、 SOP 封装在 JEDEC 和 EIAJ 标准下的尺寸差异其中 WB 与 WL 的含义如下：名词解释它们之间主要有两点区别：相邻引脚中心间距；相对引脚中心间距。8-pin plastic SOP

什么是 3D-IC 什么是 3D-IC？三维集成电路 (3D-IC) 是一种用于半导体封装的芯片堆叠技术，为半导体行业带来了新的效率、功率、性能和外形尺寸优势。3D-IC 电路是在单个封装上通过晶圆彼此堆叠或芯片与晶圆堆叠而成，各层之间通过硅通孔 (TSV) 实现互连。3D-IC 将更先进的功能封装在较小的外形尺寸内，同时能够提高性能和降低成本，有望实现“超越摩尔定律”的集成。3D-IC 封装可容纳多个异构裸片，如逻辑、存储器、模拟、射频和微机电系统 (MEMS)。其中，高速逻辑可以采用先进制程节点，而模拟逻辑可以采用较早的制程节点。这为系统级芯片(SoC) 集成提供了一个替代方案，使得开发人员不必为了在单个封装中集成更多功能而不得不采用成本昂贵的新的制程节点。 3D-IC 的优势系统级芯片 (SoC) 可将更多功能打包在一个芯片上SoC通常包括一个处理器、数字逻辑部分、存储器部分和模拟部分，以及嵌入式软件部分。一些 SoC 拥有数以亿计的逻辑门，同时追求千兆赫兹的速度。目前，SoC 设计的最大顾虑是开发成本不断增加。此外，漫长的开发周期也会增加额外的成本支出。多年来，逐渐发展起来的两种封装方式分别是堆叠封装（package-in-package，PiP）和层叠封装（package-on-package，PoP）。在 PiP 封装中，几个小型系统级封装 (SiP) 安装在一个大型系统级封装内。而在 PoP 封装中，一个系统级封装安装在另一个系统级封装之上。PiP 和 PoP 都可被归类为 3D-IC，但它们都不能提供使用TSV的真正的 3D-IC 所具备的性能、功耗、密度和外形尺寸。过去硅裸片一直使用传统的引线键合或倒装芯片技术连接到 SiP 基板上。如今，通过无源或有源的硅基板，则能提供更高密度的裸片到裸片的互连，从而提高性能并降低功耗。硅基板(opens in a new tab)还包括 TSV，将上层金属层连接到背面金属层。有时这种技术被称为 2.5D 堆叠。带 TSV 的3D-IC 有望在网络、图形、移动通信和计算等领域产生广泛影响，对于需要小型化、轻量化、低功耗器件的应用而言更是如此。具体的应用领域包括多核 CPU、GPU、数据包缓冲器/路由器、智能手机、平板电脑、笔记本电脑、相机、DVD 播放器和机顶盒。带 TSV 的3D-IC 是半导体行业的一个重要的新趋势。有了不同制程节点的芯片堆叠选项，包括模拟和射频在内的系统组件得以打破单一制程节点的限制。与传统的 SoC 相比，3D-IC 的优势可以概括为以下几点：可以降低成本，因为并非所有功能（包括模拟和存储器）都需要迁移到先进制程节点。更容易满足高速互连和带宽要求，帮助先进存储器技术达到 100Gbps的速度。3D-IC 支持更小的尺寸，可以节省电路板和终端产品的空间，是迷你型移动设备的理想选择。3D-IC 可以降低功耗，因为不再需要大型驱动器。3D 堆叠可以使用小型 I/O 驱动器，功耗更低。此外，减少电阻-电感-电容 (RLC)寄生参数 也有助于进一步降低功耗减少了跨封装之间的互连，可以实现更快的性能和更好的功耗表现。凭借模块化、允许“裸片复用”、以及将模拟/射频部分保留在成熟制程节点上的能力，可以缩短产品上市时间。新兴技术，如光芯片或 MEMS，可以集成到 3D 堆叠中。与引线键合的 SiP 相比，TSV 的 RLC 寄生效应更少、性能更高、功耗更低，并能实现更紧凑的设计。相比硅基板的方法，垂直 3D 裸片堆叠可以提供更高的集成度、更小的外形尺寸和更快的设计周期。但是 3D 堆叠也带来了其他挑战，包括散热、时序和电源管理问题。虽然从设计或工艺的角度来看，没有什么重大阻碍，但要吸引主流用户开始 3D-IC 量产，依然任重而道远。在系统级探索、3D 布局规划、实现、数据提取/分析、测试和 IC/封装协同设计等领域需要具备新的能力。为了实现质量最佳、满足工期要求、具有成本效益的设计，3D-IC 硅片实现流程需要支持统一的设计意图、抽象化以及与物理和制造数据的融合。必须建立一个定义明确的，涵盖晶圆代工厂、IP 供应商、EDA 和 OSAT封测厂商的生态系统，并提供设计工具包和参考流程。通过 Cadence 实现 3D-IC 设计具有成本效益的 3D-IC 设计需要三个领域的协同设计——芯片、封装和电路板。凭借模拟设计、数字实现、封装和PCB 设计工具的全方位产品组合，Cadence 具备独特的优势，能够支持 3D-IC 革新，并提供所需的功能，助力实现具有成本效益的带有 TSV的3D-IC 设计。Cadence 3D-IC 解决方案将 3D 设计规划、实现和系统分析集成到一个统一的管理界面中，旨在满足数字 SoC、模拟/混合信号设计和整个系统的 3D-IC 设计要求。它能够利用硬件仿真、原型验证以及基于 chipset 的互联 PHY IP，进行软硬件协同验证和全系统功耗分析，针对延迟、带宽和功耗进行功耗、性能和面积 (PPA) 优化。该解决方案还提供定制模拟设计和电路板设计、集成电路 (IC) 签核寄生参数提取、静态时序分析 (STA) ，以及信号与电源完整性 (SI/PI)、电磁干扰 (EMI) 和热分析的签核和协同设计能力。Cadence Integrity 3D-IC 平台是大容量、统一的设计和分析平台，用于设计多个芯片。该平台建立在 Cadence 领先的数字实现解决方案——Innovus Implementation System的基础上，允许系统级设计人员为各种封装方式（2.5D 或 3D）规划、实现和分析任何类型的堆叠芯片系统。Integrity 3D-IC 是业界首个集成的系统和 SoC 级解决方案，能够与 Cadence 的 Virtuoso 和 Allegro 模拟与封装实现环境进行系统分析和协同设计。