芯片封装简史 为什么封装现在很重要封装曾经是半导体制造过程中的事后想法，不被大家重视。当你创造了这一小块神奇的硅片之后，然后把他用某种方法封装起来，同时引出管脚，一颗芯片就诞生了。但是随着摩尔定律的延伸，工程师们意识到，他们可以利用对芯片的所有部分，包括封装在内进行优化和创新，来制造出最好的产品。更令人惊讶的是，过去没有一家封装公司被认为像传统的前端制造工艺那样重要。封装供应链通常被认为是"后端"，并被视为成本中心，类似于银行业的前台和后台。但现在，随着前端难以更好的缩小芯片尺寸，一个全新的关注领域已经出现，这就是对先进封装的重视。接下来我们讨论一下封装的发展简史，从简单的DIP封装一直到先进的2.5D或3D封装。封装发展简介这是我从这个精彩的视频座中发现的封装技术的简要层次结构。如果你有一些时间，可以看一下。（视频发表于2012年，但是当时已经提到了现在最新的3D封装技术，所以并不过时） 芯片封装简史@eetop@创芯大讲堂 #封装#芯片#3D封装封装介绍 封装技术一个简化的演变过程是：DIP>QFP>BGA>POP/SiP>WLP 显然，有很多不同的封装技术，但我们要讨论的是大致能代表每种类型的简单技术，然后慢慢将其带到现在。我也非常喜欢下图这个高层次的概述（不过它已经过时了，但仍然正确）。在封装的最初阶段，裸片通常采用陶瓷或金属罐封（气密），以实现最大的可靠性。这主要适用于航空航天和军事应用，这些功能需要最高水平的可靠性。然而，对于我们的大多数日常用例来说，这并不是真正可行的，所以我们开始使用塑料封装和双列直插封装（DIP）。DIP封装（1964-1980年代）最早的DIP包装元件是由仙童半导体司的Bryant Buck Rogers在1964年时发明，在表面贴装技术问世之前的十年里，它被广泛应用。DIP在实际的裸片周围使用塑料封装外壳（编辑注：实际上陶瓷封装的军品芯片也大批采用了DIP封装），并有两排平行的突出的引脚，称为引线框架，与下面的PCB（印刷电路板）相连。实际的芯片通过键合线连接到两个引线框架，两个引线框架可以连接到印刷电路板（PCB）。DIP封装以复古的方式具有标志性，设计选择是可以理解的。实际的裸片将完全密封在树脂中，因此它带来了高可靠性和低成本，并且许多首批标志性的半导体都是以这种方式封装的。请注意，芯片通过导线连接到外部引线框架，这使其成为一种"引线键合"封装方法。稍后将对此进行详细介绍。下面是英特尔8008--实际上是第一批现代微处理器之一。注意它的标志性DIP封装。因此，如果你看到那些看起来像小蜘蛛的半导体的时髦照片，这只是一个DIP封装类的半导体。英特尔的原始微处理器，8008 家族然后，这些小金插针中的每一个都被焊接到PCB上，在那里它与其他电气元件和系统的其余部分接触。以下是封装如何焊接到PCB板上。PCB本身通常是由铜或其他电气元件由非导电材料层压而成。然后，PCB板可以将电信号从一个地方输送到另一个地方，并让个元件相互连接和通信。虽然DIP还有其他演绎版，但实际上是时候转向始于20世纪80年代的下一个封装技术范式或表面贴装封装了。表面贴装封装（1980-1990年代）下一步的变化不是通过DIP安装产品，而是引入表面贴装技术（SMT）。正如所暗示的那样，封装直接安装在PCB的表面上，并允许在一块基板上使用更多的元件并降低成本。下图是典型的表面贴装封装。这种封装有许多变体，在半导体创新的鼎盛时期，这一直是很长一段时间的主力。值得注意的是，大部分芯片都是4个侧面都有引脚。这遵循了封装的一般愿望，即占用更少的空间并增加连接带宽或I / O。每一项额外的进步都会考虑到这一点，并且是一种值得关注的模式。这个过程曾经是手动的，但现在是高度自动化的。此外，这实际上为PCB创造了相当多的问题，如popcorning。封装爆裂是指在焊接过程中，塑料封装内的水分被加热，由于快速加热和冷却，水分在PCB上造成问题。另一件需要注意的事情是，随着封装工艺的每一次提升，复杂性和故障也会随之增加球栅封装和芯片级封装（1990年代至2000年代）随着对半导体速度的需求不断提高，对更好封装的需求也在不断增加。虽然出现了QFN（四方扁平无引线）和其他表面贴装技术，但我想向你介绍一种我们在未来必须了解的封装设计的开端，这就是广泛使用的球栅阵列（BGA）封装的开始。这些焊球或凸起被称为焊料凸起/球这就是球栅阵列的外观，可以从下面直接将一块硅片安装到PCB或基板上，而不是像以前的表面贴装技术那样简单地将所有4端的角落贴上胶带。因此，这只是我上面列出的趋势的另一个延续，占用更少的空间，有更多的连接。现在，我们不再是用电线细细地连接每一侧的封装，而是直接将一个封装连接到另一个。这导致了密度的增加，更好的I/O性能，以及现在增加的复杂性，即你如何检查BGA封装是否工作。在这之前，封装主要是通过视觉检查和测试。现在我们无法看到封装，所以没有办法进行测试。我们可以X射线进行检查，以及更复杂的技术。现代封装（2000-2010年代）我们现在走进了现代封装的时代。上面描述的许多封装方案今天仍在使用，但是，您将开始看到越来越多的封装类型，并且这些封装类型将来会变得更加相关。公平地说，许多这些即将到来的技术是在过去几十年中发明的，但由于成本原因，直到后来才被广泛使用。倒装芯片这是你可能会读到或听到的最常见的封装之一。我很高兴能为你定义它，因为到目前为止，我读过的入门书中还没有一个令人满意的解释。倒装芯片是IBM很早就发明的，通常会被缩写为C4。就倒装芯片而言，它确实不是一种独立的封装形式，而是一种封装风格。它几乎就是只要在芯片上有一个焊接凸点就可以了。芯片不是用线粘合互连，而是翻转过来面对另一个芯片，中间有一个连接基板，所以叫 "倒装芯片"。从维基百科上的解释内容可以更好的理解什么是倒装芯片：在晶圆上创建集成电路芯片表面的焊盘被金属化每个焊盘上都沉积一个焊点芯片被切割芯片被翻转和定位，以便焊球面向电路然后将焊球重新熔化安装好的芯片用电绝缘胶进行底部填充引线键合请注意倒装芯片与引线键合有何不同。上面介绍的DIP封装这就是引线键合，其中芯片使用导线键合到另一种金属上，然后焊接到PCB上。引线键合不是一种特定的技术，而是一套较旧的技术，涵盖了许多不同类型的封装。引线键合是倒装芯片的前身。先进封装（2010年代至今）我们一直在缓慢地进入"先进封装"半导体时代，我现在想谈谈一些更高级的概念。实际上，有各种层次的"封装"适合这个思维过程。我们之前讲过的大多数封装，都集中在芯片封装到PCB上，但先进封装的开始其实是从手机开始的。手机在很多方面都是先进封装诸多方面的巨大前奏。这是有道理的！对于手机需要在尽可能小的空间内集成大量的芯片，比笔记本电脑或台式电脑密度大得多。所有东西都必须被动冷却，当然也要尽可能薄。这将封装推向了新的极限。我们讨论的许多概念都是从智能手机封装开始的，现在已经将自己推向了半导体行业的其他部分。芯片级封装（CSP）芯片级封装实际上比听起来要宽一些，最初意味着芯片大小的封装。技术定义是封装尺寸不超过芯片本身的1.2倍，并且必须是单芯片且可连接的。实际上，我已经向您介绍了CSP的概念，那就是通过倒装芯片。但CSP确实通过智能手机提升到了一个新的水平。这张照片中的所有东西都是芯片芯片的1.2倍大小，并且专注于节省尽可能多的空间。CSP时代有很多不同的风格，包括倒装芯片、右基板和其他技术，都属于这一类。晶圆级封装(WLP)但还有一个更小的级别--这就是 "终极 "芯片规模的封装尺寸，或在晶圆级封装。这几乎就是把封装放在实际的硅片本身。封装的就是硅片。它更薄，具有最高水平的I/O，而且显然会非常热，很难制造。先进的封装革命目前是在CSP的规模上，但未来将集中在晶圆上。这是一个有趣的演变，封装被实际的硅本身所包含。芯片是封装，反之亦然。与仅仅将一些球焊接到芯片上相比，这真的很昂贵，那么我们为什么要这样做呢？为什么现在对先进封装如此痴迷？先进封装：未来这是我长期以来一直在描述的趋势的一个顶峰。异构计算不仅是专业化要做的事，而且是我们如何将所有这些专业化的碎片放在一起的事。先进的封装是使这一切发挥作用的关键推动因素。让我们来看看苹果M1 - 一种经典的异构计算配置，特别是其统一的内存结构。对我来说，M1的诞生不是一个 "哗众取宠 "的时刻，而是异构计算即将爆发的一个奇特时刻。M1正在敲响未来的样子，许多人很快就会效仿苹果的做法。请注意，实际的SOC（片上系统）不是异构的--但是将内存靠近SOC的定制封装是异构的。M1采用2.5D封装将内存直接封装到处理旁边，不需要PCB连线，另一个非常好的高级封装的好例子是Nvidia的新款A100。再次注意到PCB上没有电线。HBM2 不像传统的 GDDR5 GPU 板设计那样需要围绕 GPU 的大量离散内存芯片，而是包括一个或多个多个内存芯片的垂直堆栈。存储芯片使用微小的导线进行连接，这些导线由硅通孔和微凸起形成。一个 8 Gb HBM2 芯片包含 5，000 多个硅通孔。然后使用无源硅中介层连接内存堆栈和GPU芯片。HBM2 堆栈、GPU 芯片和硅中介层的组合封装在单个 55mm x 55mm BGA 封装中。有关 GP100 和两个 HBM2 堆栈的图示，请参见图 9;有关具有 GPU 和内存的实际 P100 的显微照片，请参见图 10。这里的结论是，世界上最好的芯片都是用一种方式制造出来的，而且这种革命不会停止。接下来介绍高级封装的两个主要类别，2.5D和3D封装。2.5D封装2.5D有点像我们上面提到的倒装芯片的turbo版，但不是将单个裸片堆叠到PCB上，而是将裸片堆叠在单个中介层的顶部。我想这张图很好地说明了这一点。2.5D就像有一个地下室的门进入你邻居的房子，物理上是一个凸点或TSV（通过硅通孔）进入你下面的硅插板，这就把你和你的邻居连接起来。这并不比你实际的片上通信快，但由于你的净输出是由总的封装性能决定的，降低的距离和增加的两个硅片之间的互连超过了没有在一个单一的SOC上的所有缺点。这样做的好处是你可以使用 设计好的“小芯片”来快速拼凑更大更复杂的封装。如果能在一块硅片上完成就更好了，但这种工艺使制造变得更容易，特别是在较小的尺寸上。“小芯片”和2.5D封装可能会使用很长时间，它比3D封装更容易制造，也便宜得多。此外，它可以很好地扩展，并且可以与新的小芯片一起重复使用，从而通过更换小芯片来制造相同封装格式的新芯片。AMD的新的Zen3改进就是这样的，其中封装相似，但一些小芯片得到了升级。3D封装3D封装是一个“圣杯”圣杯，是封装的终极终结。可以这样比喻，现在，与其在地面上拥有所有1层楼高并由地下室连接的独立小房子，不如拥有一座巨大的摩天大楼，该摩天大楼是用适合功能所需的任何工艺定制的。这是3D封装 - 现在所有的封装都是在硅片本身上完成的。它是驱动更大、更复杂结构的最快、最节能的方法，这些结构是为任务而构建的，并将显著延长摩尔定律。未来我们可能无法获得更多的芯片尺寸收缩，但现在有了3D封装，我们仍然可以在未来改进我们的芯片，类似于以前的摩尔定律。而有趣的是，我们有一个整个半导体市场走向3D的明显例子--内存。存储器向3D结构的推进是对未来发展的一个很好的说明。NAND不得不采用3D结构的部分原因是它们在较小的几何尺寸上难以扩展。想象一下，内存是一座大型的3D摩天大楼，每一层都由一个电梯连接起来。这些被称为 "TSV "或通硅孔。这就是未来的样子，我们甚至有可能将GPU / CPU芯片堆叠在彼此上或在CPU上堆叠内存。这是最后的边疆，而现在我们正在迅速接近的边疆。在接下来的5年里，你可能会开始看到3D封装一遍又一遍地出现。2.5D/3D 封装解决方案快速概述我认为，与其进一步了解3D和2.5D封装，不如直接介绍一些正在使用的、你可能已经听说过的工艺。我想在这里重点谈谈晶圆厂所做的工艺，这些工艺是推动了3D/2.5D集成发展的。台积电的CoWoS这似乎是 2.5D 集成工艺的主力，由 Xilinx 率先推出。该过程主要集中在将所有逻辑芯片放入硅中介层上，然后放到封装基板上。一切都通过微凸起或球连接。这是一个经典的2.5D结构。台积电SOIC这个台积电的3D封装平台, 是一个相对较新的技术。。注意这个关于凸点密度和接合间距的惊人图表，SoIC在尺寸上甚至没有接近Flipchip或2.5D，而是在密度和特征尺寸方面几乎是一个前端工艺。这是对他们技术的一个很好的比较，但请注意，SoIC实际上有一个类似于3D堆叠的芯片堆叠，而不是中阶层2.5D集成。三星 XCube近年来，三星已成为更重要的代工厂合作伙伴，当然，为了不被超越，三星拥有了新的3D封装方案。在下面查看他们的XCube的视频。这里没有太多的信息，但我想强调的是，A100是在三星工艺上制造的，所以这可能是为Nvidia最近的芯片提供动力的技术。此外，在这里所有的公司中，三星可能有最丰富的tsv经验。英特尔 Foveros最后是英特尔的Foveros 3D封装。我们可能会看到英特尔在未来7nm及以后的"混合CPU"工艺中实现更多。他们在架构日已经非常明确地表示，这是他们前进的重点。有趣的是，在3D封装过程中，三星，台积电或英特尔之间并没有太大的区别。原文：https://semiwiki.com/semiconductor-services/308968-semiconductor-packaging-history-primer/

倒装芯片器件封装技术 集成电路前沿2021年11月08日12：27来自微信

工艺集成与封装测试技术详解 半导体在线2022年07月28日16：07江西来自微信

Power_Short测试 原创李家锋半导体杂谈2020年12月18日08：08Power short测试也是OS测试的一种，它测量的是电源pin short。为什么测量的是short，而不是open呢？如果电源pin出现open和short这两种情况，那么哪一种后果更严重呢？可想而知是short对芯片的影响更大，轻则使芯片不能正常工作，严重的还可能导致机台损坏，而open导致机台受损的概率非常小。因此相对于open，测试short显得格外重要。  那么再说一下测试power short的原理，其实很简单。只要给power pin一个电压测量电流即可，但有两点需要注意下。一点是给电压的大小，一点是存在多个电源pin的情况。我们先说给电压的大小，这时候我们给一个小电压即可（大的电压可能导致芯片工作产生大的电流），那么电压给多少合适呢？一般情况下0.05V~0.3V之间即可，具体根据情况而定。第二点就是如果存在多个电源pin，要给相同的电压么？一般不这么做，原因和OS_FUNC测试IO pin的一样，pin 与pin之间short如果给相同电压测不出来（思考下为什么）。因此做法是不同的电源pin给不同电压，如下图所示为多个电源pin测量power short给的电压值。对于电流的limit，一般是根据客户提供的spec写。如果客户没有明确的spec，也可拿golden芯片根据实际测量的结果去定，一般情况下为±1mA。来自微信

芯片测试科普 半导体行业观察2020年03月14日11：29作为一个芯片设计公司（fabless）,我们也非常关注集成电路产业链的各个环节，以此更好地给客户提供价值。这次我们给大家说说芯片测试相关。1测试在芯片产业价值链上的位置如下面这个图表，一颗芯片最终做到终端产品上，一般需要经过芯片设计、晶圆制造、晶圆测试、封装、成品测试、板级封装等这些环节。在整个价值链中，芯片公司需要主导的环节主要是芯片设计和测试，其余的环节都可以由相应的partner来主导或者完成。图（1）2测试如何体现在设计的过程中 下图表示的是设计公司在进行一个新的项目的时候的一般流程，从市场需求出发，到产品tape out进行制造，包含了系统设计、逻辑设计、电路设计、物理设计，到最后开始投入制造。最下面一栏标注了各个设计环节中对于测试的相关考虑，从测试架构、测试逻辑设计、测试模式产生、到各种噪声/延迟/失效模式综合、进而产生测试pattern，最后在制造完成后进行测试，对测试数据进行分析，从而分析失效模式，验证研发。所以，测试本身就是设计，这个是需要在最初就设计好了的，对于设计公司来说，测试至关重要，不亚于电路设计本身。图（2）设计公司主要目标是根据市场需求来进行芯片研发，在整个设计过程中，需要一直考虑测试相关的问题，主要有下面几个原因：1） 随着芯片的复杂度原来越高，芯片内部的模块越来越多，制造工艺也是越来越先进，对应的失效模式越来越多，而如何能完整有效地测试整个芯片，在设计过程中需要被考虑的比重越来越多。2） 设计、制造、甚至测试本身，都会带来一定的失效，如何保证设计处理的芯片达到设计目标，如何保证制造出来的芯片达到要求的良率，如何确保测试本身的质量和有效，从而提供给客户符合产品规范的、质量合格的产品，这些都要求必须在设计开始的第一时间就要考虑测试方案。3） 成本的考量。越早发现失效，越能减少无谓的浪费；设计和制造的冗余度越高，越能提供最终产品的良率；同时，如果能得到更多的有意义的测试数据，也能反过来提供给设计和制造端有用的信息，从而使得后者有效地分析失效模式，改善设计和制造良率。测试的各种对于芯片来说，有两种类型的测试，抽样测试和生产全测。抽样测试，比如设计过程中的验证测试，芯片可靠性测试，芯片特性测试等等，这些都是抽测，主要目的是为了验证芯片是否符合设计目标，比如验证测试就是从功能方面来验证是否符合设计目标，可靠性测试是确认最终芯片的寿命以及是否对环境有一定的鲁棒性，而特性测试测试验证设计的冗余度。这里我们主要想跟大家分享一下生产全测的测试，这种是需要100%全测的，这种测试就是把缺陷挑出来，分离坏品和好品的过程。这种测试在芯片的价值链中按照不同阶段又分成晶圆测试和最终测试（FT，也叫封装测试或者成品测试），就是上面图（1）中的红色部分。测试相关的各种名词：ATE-----------Automatic Test Equipment,自动化测试设备，是一个高性能计算机控制的设备的集合，可以实现自动化的测试。Tester---------测试机，是由电子系统组成，这些系统产生信号，建立适当的测试模式，正确地按顺序设置，然后使用它们来驱动芯片本身，并抓取芯片的输出反馈，或者进行记录，或者和测试机中预期的反馈进行比较，从而判断好品和坏品。Test Program---测试程序，测试机通过执行一组称为测试程序的指令来控制测试硬件DUT-----------Device Under Test,等待测试的器件，我们统称已经放在测试系统中，等待测试的器件为DUT。晶圆、单颗die和封装的芯片----如下面图（3）所示图（3）Wafer就是晶圆，这个由Fab进行生产，上面规则地放着芯片（die），根据die的具体面积，一张晶圆上可以放数百数千甚至数万颗芯片（die）。Package Device就是封装好的芯片，根据最终应用的需求，有很多种形式，这个部分由芯片产业价值链中的封装工厂进行完成。测试系统的基本工作机制：图（4）对测试机进行编写程序，从而使得测试机产生任何类型的信号，多个信号一起组成测试模式或测试向量，在时间轴的某一点上向DUT施加一个测试向量，将DUT产生的输出反馈输入测试机的仪器中测量其参数，把测量结果与存储在测试机中的“编程值”进行比较，如果测量结果在可接受公差范围内匹配测试机中的“编程值”，那么这颗DUT就会被认为是好品，反之则是坏品，按照其失效的种类进行记录。晶圆测试(wafer test,或者CP-chip probering)：就是在图（3）中的晶圆上直接进行测试，下面图中就是一个完整的晶圆测试自动化系统。Prober--- 与Tester分离的一种机械设备，主要的作用是承载wafer，并且让wafer内的一颗die的每个bond pads都能连接到probe card的探针上，并且在测试后，移开之前的接触，同时移动wafer，换另外的die再一次连接到probe card的探针上，并记录每颗die的测试结果。图（４）Probe Card---乃是Tester与wafer上的DUT之间其中一个连接介面，目的在连接Tester Channel 与待测DUT。大部分为钨铜或铍铜，也有钯等其他材质；材质的选择需要高强度、导电性及不易氧化等特性，样子如下面图（5）所示。图（5）当 probe card 的探针正确接触wafer内一顆 die的每个bond pads后, 送出start信号通过Interface给tester开始测试, tester完成测试送回分类讯号 ( End of test) 给Prober, 量产時必須 tester 与 prober 做连接(docking) 才能测试。最终测试(FT,或者封装测试)：就是在图（3）中的Package Device上进行测试.下图就是一个完整的FT的测试系统。对比wafer test，其中硬件部分，prober换成了handler，其作用是一样的，handler的主要作用是机械手臂，抓取DUT，放在测试区域，由tester对其进行测试，然后handler再根据tester的测试结果，抓取DUT放到相应的区域，比如好品区，比如坏品1类区，坏品2类区等。图（6）而probe card则换成了load board,其作用是类似的，但是需要注意的是load board上需要加上一个器件—Socket,这个是放置package device用的，每个不同的package种类都需要不同的socket，如下面图（7）所示，load board上的四个白色的器件就是socket。图（7）Handler 必须与 tester 相结合(此动作叫 mount 机)及接上interface才能测试, 动作为handler的手臂将DUT放入socket，然后 contact pusher下压, 使 DUT的脚正确与 socket 接触后, 送出start 讯号, 透过 interface 给 tester, 测试完后, tester 送回 binning 及EOT 讯号; handler做分类动作。如何进行一个产品的测试开发各种规格书：通常有三种规格书，设计规格书、测试规格书、产品规格书。设计规格书，是一种包含新电路设计的预期功能和性能特性的定义的文档，这个需要在设计项目启动阶段就要完成，通常由市场和设计人员共同完成，最终设计出来的产品的实际功能和性能需要和设计规格书的规定进行比较，以确认本次设计项目的完成度。测试规格书，其中包含详细的逐步测试程序、条件、方法，以充分测试电路，通常由设计人员和产品验证工程师在设计过程中完成。产品规格书，通常就是叫做datasheet，由设计公司对外发布的，包含了各种详细的规格、电压、电流、时序等信息。测试计划书：就是test plan,需要仔细研究产品规格书，根据产品规格书来书写测试计划书，具体的需要包含下面这些信息：a)DUT的信息，具体的每个pad或者pin的信息，CP测试需要明确每个bond pads的坐标及类型信息，FT测试需要明确封装类型及每个pin的类型信息。b)测试机要求，测试机的资源需求，比如电源数量需求、程序的编写环境、各种信号资源数量、精度如何这些，还需要了解对应的测试工厂中这种测试机的数量及产能，测试机费用这些。c)各种硬件信息，比如CP中的probe card, FT中的load board的设计要求，跟测试机的各种信号资源的接口。d)芯片参数测试规范，具体的测试参数，每个测试项的测试条件及参数规格，这个主要根据datasheet中的规范来确认。类型与下面图（8）这样图（8）e)测试项目开发计划，规定了具体的细节以及预期完成日期，做到整个项目的可控制性和效率。测试项目流程：桃芯科技目前量产的是BLE的SOC产品，里面包含了eflash、AD/DA、 LDO/BUCK、RF等很多模块，为了提供给客户高品质的产品，我们针对每个模块都有详细的测试，下面图（9）是我们的大概的项目测试流程：图（9）Open/Short Test: 检查芯片引脚中是否有开路或短路。DC TEST: 验证器件直流电流和电压参数Eflash TEST: 测试内嵌flash的功能及性能，包含读写擦除动作及功耗和速度等各种参数。Function TEST: 测试芯片的逻辑功能。AC Test: 验证交流规格，包括交流输出信号的质量和信号时序参数。Mixed Signal Test: 验证DUT数模混合电路的功能及性能参数。RF Test: 测试芯片里面RF模块的功能及性能参数。上面我们给大家介绍了芯片的测试目的，原理，以及方法和流程，接下来我们将比较详细的给大家介绍芯片的错误类型，对应的测试策略，以及跟芯片整体质量相关的一些具体测试方法。 半导体芯片的defects、Faults芯片在制造过程中，会出现很多种不同类型的defects,比如栅氧层针孔、扩散工艺造成的各种桥接、各种预期外的高阻态、寄生电容电阻造成的延迟等等,如下面图（1）所示，大概展示了各种基本的defects。图（1）这些defects单独、或者组合一起，造成了电路的表现不符预期，这就是造成了Faults.而且各种Faults的表现也是不一样的：永久的Faults,就是彻底的坏品，各种不同的条件下都会表现出来，易于测试发现。间或的Faults,时有发生的不符合预期，不是总能发现，需要一定的外部条件刺激。偶然的Faults,只是偶然的，在特定的外部硬件或者工作模式条件下才表现出来。可靠性问题的Faults,这种一般不会表现出来，只会在一些极端条件才会表现出来，比如高低温或者偏压情况下。为了更有效地检测出各种faults、避免浪费更多芯片的资源、节省费用，业界定义了很多种Faults Model,并提供了各种测试方法论。Stuck At Faults工艺制造过程中造成的硬件defects，使得某个节点Stuck At 0或者Stuck At 1, 如下面图（2）所示的一个或非门：输入节点x1发生了Stuck At 0的defect; x1和x2输入了00时候，Q1和Q2断开，Q3和Q4导通， z输出为H，正确；x1和x2输入了01时候，Q1和Q3断开，Q2和Q4导通， z输出为L，正确；x1和x2输入了10时候，此时x1被Stuck At 0了，等同于输入00，结果还是Q1和Q2断开，Q3和Q4导通，z输出为H，错误；至此，通过输入00，01，10就发现了这个defect。这种顺序输入00，01，10，而比较z输出的结果与预期的值进行判断的方法，就是所谓的Function测试。图（2）那对于一个电路，需要生成多少pattern，能达到多少的测试覆盖率呢？下面图（3）就以一个与门为例，说一下生产测试向量及计算测试覆盖率的基本理念。图（3）如上面图示，一个与门，有三个节点a、b、c, 每个节点都有两种fault的情况(Stuck At 0或者1)，那么一共就有6种stuck-at faults情况：a0,a1,b0,b1,c0,c1.那么如上面图中列出的，需要输入（1，0），（0，1），（1，1）可以完全测试出所有的6种可能的Stuck-at Faults的情况，测试覆盖率为：可以发现的faults/所有可能的Faults，上面的输入的测试覆盖率为100%。Stuck Open(off)/Short(on) Faults制造过程种造成的晶体管的defects，使得某个晶体管常开或者常闭了,如下面图（4）所示的时一个晶体管发生了Stuck Open(off)的错误了。图（4）如上图，这种Stuck open可以用两组Stuck At的向量进行测试，AB输入从10变换到00，可以检测出这种Stuck Open的fault，也就是说大部分的Stuck Open/Short的faults都是可以通过Stuck At model的测试向量覆盖的。这种通过向量（function）的方式来测试Stuck Open/short，可能需要非常多的测试图形，需要的测试时间和成本都很多。还有一种测量电流的方式，也可以有效的测试一些这种Stuck open/short的faults，但是会节省很多测试时间和测试成本。如下面图（5）上半部分所示，右边的那个P沟道MOS管发生了Stuck short(on)的faults，图的下半部分展示了输入AB的四种不同的情况，当AB输入为00时，看起来这个晶体管表现的正常；但是当AB输入为11时，地和电源间存在一个直接导通的电路，输出端Z的状态是异常的。图（5）此时VDD上的漏电比较大，也可以通过测量VDD上面的电流来判断正误，即IDDQ的测试方法，后面会详细的介绍这种方法。桥接（Bridge Faults）桥接缺陷是由于电路中两个或多个电节点之间短路造成的，而设计中并未设计这种短接。这些短接的节点可能是某一个晶体管的，也可能是几个晶体管之间的，可能处于芯片上同一层，也可能处于不同层。下面图（6）是桥接缺陷的几种图例。图（6）上图中，(a)是因曝光不足导致7条金属线桥接子在一起的情形；（b）是外来颗粒的介入导致4条金属线桥接在一起的情形；（c）是因掩模划伤导致桥接的情形；（d）是1um大小的缺陷造成短路的情形；（e）是金属化缺陷导致2条金属线桥接的情形；（f）则是层间短路情形。上述情形中虽然导致缺陷的原因各有不同，但结果都是桥接。同样的，桥接测试也可以通过电压的方法完成，即run pattern方式，也就是stuck at的模式进行检测，但是电流测试是发现电压测试无法检查的故障的有效方法。下面图（7）表示的是mos管的source和drain桥接了。图（7）上面图中，因为上面的P沟通的MOS管的source和drain桥接了，电源VDD上会有很大的漏电，用电流测试方法，可以很快发现问题。开路故障（Open）开路缺陷是制造工艺不当造成的，物理缺陷中大约40%属于开路缺陷。典型的开路缺陷包括线条断开、线条变细、阻性开路和渐变开路等。如下面图（8）所示：图（8）图中（a）和（b）是电路存在开路的情形，（c）则是造成同时开路和短路缺陷的情形。开路缺陷的形式取决于缺陷的位置及大小。例如，对于栅极开路（一般称为浮栅，floating gate）这种缺陷，在缺陷面积小的情况下，隧道电流仍可流动，但信号的上升和下降时间增加；在缺陷面积大的情况下，输入信号就在栅极形成耦合，形成的浮栅就获得偏压，此电压可能导致晶体管导通，因此开路故障是否可检测，取决于缺陷的面积和位置。开路缺陷不一定都可以用Stuck At的模式检测到，如下面图（9）所示：图（9）上图中，红线部分表示那个mos管的drain与输出开路了，当顺序输入ab为00、01、10、11，从01变换为10的时候，输出Q保持了上面一个状态1,看起来还是正常的，这种情况下，就没有检测出来这个fault。但是如果调整一下输入的向量的顺序为00、01、11、10，就可以发现这个fault。通过IDD的测试方法，也可以测试出一些open缺陷，如下面的图（10）所示图（10）上面红色表示open的缺陷，当输入ABCD为1111时，输出O为0，当输出转为0001时候，在x、y和o之间出现了充放电，会有大电流出现。延迟缺陷（delay faults）在一些高速芯片应用中，延迟缺陷特别重要，这种缺陷有很多原因，比如小面积的open导致某段线路的阻值偏大。如下面图（11）所示：图（11）这个path的delay已经超过了一个clock的间隙，通过stuck At的测试方式，可以检测到这个缺陷。但是有的时候，延迟没有超过clock的间隙，就会造成潜在的失效，在某些情况下，比如硬件变化、外界温度变化等，延迟超过clock的间隙，导致缺陷。这种延迟缺陷，可以通过AC测试的方法进行补充，比如测试上升沿的时间、下降沿的时间等等。2 Pattern向量测试及IDDQ测试方法上面给大家介绍了一下各种失效模式及测试原理。通过Pattern向量测试，加以电流测试为补充，可以有效地测试各种faults。Pattern向量测试的方法设计人员对某种fault模型进行仿真，给出波形向量，通常是VCD格式或者WGL格式，测试人员需要结合时序、电平和逻辑，进行编程，来对芯片输入向量，以检测输出。如下面图（12）表示的就是测试机force给芯片的一段波形。图（12）而芯片在接受到这段输入的波形后，运行特定的逻辑，输出波形如下面图（13），测试机需要在指定的strobe window进行比较输出的与预期的逻辑值的情况，以此来判断DUT是否逻辑功能正常。图（13）下面图（14）是一个AND gate的逻辑测试的例子，实际的输出会有波动，如图中的紫色的波形，在Edge Strobing地方（pattern的timing设定的）采样到此时的输出为High的状态，表明此AND Gate的逻辑功能是正常。图（14）IDDQ测试的方法：CMOS电路具有低功耗的优点，静态条件下由泄露电流引起的功耗可以忽略，仅仅在转换期间电路从电源消耗较大的电流。Q代表静态(quiescent),则IDDQ表示MOS电流静态时从电源获取的电流。IDDQ测试是源于物理缺陷的测试，也是可靠性测试的一部分，其有着测试成本低和能从根本上找出电路的问题（缺陷）所在的特点。即若在电压测试生成中加入少量的IDDQ测试图形，就可以大幅度提高电压测试的覆盖率。即使电路功能正常，IDDQ测试仍可以检测出桥接、短路、栅氧短路等物理缺陷。测试方法如下面图（15）所示图（15）Step1: 给VDD上最高电压，并且tester的电压源设定一个钳制电流，防止电流过大损测试机。Step2: run一个特定condition的pattern，去toggle尽量多的晶体管on。等待 5~10ms。Step3: 量测流过VDD上的电流。Step4: run另外一个特定condition的pattern，去toggle尽量多的晶体管off。等待5~10ms。Step5: 量测流过VDD上的电流。Step6: 重复上述的step2到step5的步骤大概5~10次，取读出的平均值。跟datasheet中的规范进行比较。各种测试的测试覆盖率的大概情况如下面图（16）所示：图（16）如上图所示，hardware直接量测是最直接的方法，但是这种方法可以测试的电路有限，很多内部电路无法通过这种方法完成。而Stuck At测试和IDDQ测试的组合，可以有效的在时间和成本经济的情况下提高测试覆盖率。3其它的Hardware测试介绍连通性测试介绍连通性测试是测试芯片的管脚是否有确实连接到测试机之上，芯片的管脚之间是否有短路的一种测试，通常情况下，这项测试会放在第一项进行，因为连通性测试可以很快发现测试机的setup问题，以及芯片管脚开短路的问题，从而在第一时间发现bad dut，节省测试成本。如下图（17）所示的一个封装芯片的剖面图，造成连通性失效主要有这几个原因：a) 制造过程中的问题，引起某些pin脚的开短路。b) 封装中的missing bonding wires,会造成开路。c) 静电问题，造成某个pin被打坏从而造成开短路问题。d) 封装过程中造成的die crack或者某个pin脚的弯曲。图（17）这个测试主要是去测试pin的ESD保护二极管。一般情况下，会把open/short测试放在一个项目里同时测试，也有情况是需要分开测试这两个项目。测试某个pin到ground/其它pin之间的连通性，如下图（18），图（18）Step1: 所有不测试的pin都置0v。Step2: 在需要测试的pin上source一个-100uA的电流。Step3: 量测这个在测试的pin上的电压--如果tester与这个测试pin接触很好，并且这个pin本身没有任何的开路或者短路到VDD/ground/其它的pin脚上，那么理想的测试到的电压会是-0.7v。--如果这个在测试的pin有开路的fault，会量测到一个大的负电压。--如果这个在测试的pin有短路到vdd/ground/其它的pin上，会量测到一个接近0v的电压。考虑到实际的电路的情况，一般limit设置为-1.5V ~-0.2V。测试某个pin到VDD/其它pin之间的连通性，如下图（19）图（19）Step1: 所有不测试的pin都置0v。Step2: 在需要测试的pin上source一个100uA的电流。Step3: 量测这个在测试的pin上的电压。--如果tester与这个测试pin接触很好，并且这个pin本身没有任何的开路或者短路到VDD/ground/其它的pin脚上，那么理想的测试到的电压会是0.7v。--如果这个在测试的pin有开路的fault，会量测到一个大的正电压。--如果这个在测试的pin有短路到vdd/ground/其它的pin上，会量测到一个接近0v的电压。考虑到实际的电路的情况，一般limit设置为0.2V~1.5V。DC参数测试（DC Parameters Test）DC参数的测试，一般都是force电流测试电压或者force电压测试电流，主要是测试阻抗性。一般各种DC参数都会在datasheet里面标明，测试的主要目的是确保delivery的芯片的DC参数值符合规范。IDD测试IDD测试（或者叫做ICC测试），在CMOS电路中是测试Drain to Drain的流动电流的，在TTL电路中是测试Collector to Collector的流动电流。如下面图（20）所示：图（20）Gross IDD/ICC Test (power pin short test)电源pin的短路测试，通常Open/short测试后马上进行，如果在制造过程中有issue，导致了电源到地的短路，会测试到非常大的电流，也会反过来损害到测试机本身。测试的基本方法如下面图（21）所示图（21）Step1: 给VDD上最高电压，并且tester的电压源设定一个钳制电流，防止电流过大损测试机。Step2: 所有的输入pin置高，所有的输出pin置0. 等待5~10ms。Step3: 量测流过VDD上的电流，正向或者反向电流过高都说明电源到地短路了。Static IDD/ICC Test (静态功耗测试)这个项目是测试当芯片在静态或者idle state的情况下，流过VDD的漏电，这个参数对低功耗应用场景特别重要；这项测试也能检测出一些在制造中产生的margin defect，这些defect非常有可能会给芯片带来潜在的可靠性风险。测试方法与下面图（22）所示图（22）Step1: 给VDD上最高电压，并且tester的电压源设定一个钳制电流，防止电流过大损测试机。Step2: 跑pre-condition pattern,把芯片设置到低功耗状态。等待5~10ms。Step3: 量测流过VDD上的电流，根据datasheet中的标识设定limit，超过limit即表示坏品。Dynamic IDD/ICC Test (动态功耗测试)这个项目是测试当芯片在不停地运行某种function的情况下，流过VDD的电流。这个类似于某种工作情况下的功耗，需要meet产品spec中的值，对于功耗要求严格的应用方案，此项指标非常重要。测试方法如下面图（23）所示：图（23）Step1: 给VDD上最高电压，并且tester的电压源设定一个钳制电流，防止电流过大损测试机。Step2: 让芯片持续不断的运行特定的pattern,等待5~10ms。Step3: 量测流过VDD上的电流，根据datasheet中的标识设定limit，超过limit表示坏品。Leakage测试芯片内部晶体管不可能在理想的状态，因此或多或少会存在一定的漏电流，需要测试漏电，保证漏电是在正常的允许的范围内，而不是潜在的defect。Input Leakage Test（IIH and IIL）IIH是当芯片的某个input pin被设定为输入VIH时，从这个input pin到芯片的ground之间的漏电流，如下图（24）所示图（24）IIL是当芯片的某个input pin被设定为输入VIL时，从芯片的VDD 到这个input pin的之间的漏电流，如下图（25）所示图（25）Output Tristate Leakage Test（IOZL and IOZH）Tristate表示的是输出pin是高阻状态，当这个时候，如果输出pin上有电压VDD，那么从输出pin到芯片的ground上会有漏电（IOZH）；如果输出pin接地，那么从芯片的VDD到这个输出pin上也会有漏电（IOZL），如下面图（26）所示，这些漏电必须保持在spec规定的范围内，以确保芯片的正常工作，不会有潜在的defect产生。图（26）Output Logic Low DC Test（VOL/IOL）VOL表示的是当输出pin为状态low的时候的最大电压，IOL表示的是在此种状态下这个输出pin的最大的电流驱动能力，这个项目是测试当此状态下的输出pin对地的电阻大小，如下面图（27）所示。图（27）Output Logic High DC Test（VOH/IOH）VOH表示的是当输出pin为状态high的时候的最小电压，IOH表示的是在此种状态下这个输出pin的最大的电流驱动能力，这个项目是测试当此状态下的芯片的VDD到这个输出pin的电阻大小，如下面图（28）所示。图（28）随着芯片工艺越来越先进，晶体管密度越来越高，芯片测试的复杂度和难度也成倍地增长。本文通过各种失效模式及检测机理的讨论，梳理了一下基本的测试概念。后续我们会再针对混合信号测试、RF测试、DFT测试进行一些探讨，谢谢！*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。今天是《半导体行业观察》为您分享的第2248期内容，欢迎关注。来自微信