Verilog-AMS Verilog-A介绍 最近浅学了一下Verilog-AMS和Verilog-A的语法，记录一下自己理解：.Verilog-A是Verilog-AMS的子集，Verilog-A是只对analog电路进行建模的（运行基于Spice仿真器），而Verilog-AMS则可以对mixed- signal电路进行建模，包括了数字Verilog和Veirlog-A的语法 （运行基于 AMS混合信号仿真器）.对于Verilog-A来说，其端口都是电器属性的，即类似于你从Spice里看到的那些模型一样；.对于Verilog-AMS来说，可以有logic类型的数字端口输入，然后electrical类型的模拟端口输出等等；.Verilog-AMS/A 可以从行为级和电路级对电路进行建模，简化了对于系统电路仿真时的复杂性；veirlog-AMS/Verilog-A中的关键概念：.分立信号转化为连续的信号 （对于数字只有0，1两种状态，但转化为连续信号，0->1过程值也会存在）；.事件发生来触发信号变化(基于添加时间戳）（需解决设置的变量在事件未触发之前的初值问题）；.在Verilog-A中，要时刻考虑Vth的特性，注意基于Verilog-A的model写法！.事件触发原理：在连续仿真器中，在发生事件处放置一个时间标记，从而将离散的仿真连续化；.model概念，branch概念，testbench概念（类似于verilog）；一些关键代码：0. Verilog-A的阈值电压检测标准代码 （基于反相器）：module inverter(out, in):output out;input in;electrical out, in;integer d_in; analog begin @(cross(V(in) - 0.5*V(vdd))) //穿越阈值电压写法（event statement），作用是在这个点建立时间戳，方便仿真器进行捕捉，否则捕捉不到这里发生的突变 ; //空白行，不在event发生时执行特定命令 d_in = V(in) > 0.5*V(vdd); //建立方波 V(out) <+ transition(!d_in, 0, 10n)*V(vdd); //用transition进行smooth处理 end endmodule.Model DAC （关键：electrical digital input -> (Vth) -> integer -> electrical analog differential output)module dac (out_p, out_n, in, clock, enable, vdda, gnda); output out_p, out_n; electrical out_p, out_n; input [7:0] in; electrical [7:0] in; input clock; electrical clock; input enable; electrical enable; input vdda; electrical vdda; input gnda; electrical gnda; integer code, en; real value;genvar i; analog begin // convert the input to a signed integer on positive clock edge @(cross(V(clock) - V(vdda)/2), +1) begin code = 0; for (i = 0; i < 8; i = i + 1) begin @(cross(V(in[i]) - V(vdda)/2)); if (V(in[i]) > V(vdda)/2) code = code + (1 << i); if (code >= 128) code = code - 256; value = code/256.0; end // reset output value when disabled @(cross(V(enable) - V(vdda)/2)) ; if (V(enable) < V(vdda)/2) value = 0; // drive the differential output V(out_p) <+ V(vdda)/2 + transition(value/2, 0, 10n); V(out_n) <+ V(vdda)/2 - transition(value/2, 0, 10n); end endmodule2. Model ADC （关键：electrical analog input -> (vth) -> integer -> electrical digital output)module adc (out, in, clk); output [5:0] out; input in, clk; electrical [5:0] out; electrical in, clk; parameter real vh = 1; parameter real vth = vh/2; parameter real tt = 100n from (0:inf); integer result; genvar i; analog begin @(cross(V(clk) - vth, +1)) begin result = 64*(V(in)+1)/2; if (result > 63) result = 63; else if (result < 0) result = 0; end for (i=0; i<6; i=i+1) V(out[i]) <+ transition(result & (1<<i) ? vh : 0, 0, tt); end endmodule3. Model Multiplexer: (关键：[3:0] sel 可以直接放入 @（）中）module(out, in, sel); output out; electrical out; input [3:0] in; electrical [3:0] in; input [3:0] sel; logic [3:0] sel; analog begin @(sel) ; V(out) <+ V(in[0])*transition(sel === 0, 0, 100n); V(out) <+ V(in[1])*transition(sel === 1, 0, 100n); V(out) <+ V(in[2])*transition(sel === 2, 0, 100n); V(out) <+ V(in[3])*transition(sel === 3, 0, 100n); end endmodule4. 对于Cadence语法限制的标准处理方法：(Unfortunately, the Cadence simulator places unreasonable restrictions on event expressions in the analog block. Specifically, any digital signals used in an analog event expression must be preceded by either the posedge or negedge qualifiers. Thus, the model must be modified when intended for the Cadence simulator: )module cp (out, u, d): output out; electrical out; input u, d; logic u, d; reg sync = 0; always @(u or d) sync <= !sync; analog begin @(posedge sync or negedge sync) ; I(out) <+ 10u*(transition(d, 0, 1n) - transition(u, 0, 1n)); end endmodulean example of writing in Cadence:Cadence’s AMS simulator only supports discrete transitions filtered through posedge or negedge. Putting a discrete wire, discrete variable, or named event directly in a continuous event statement is not supported (as of 2014).real vgain;always @(gain) vgain = pow(10, (gain - 32.0)/20); real voffset;always @(offset) voffset = 1m*offset; reg break = 0;always @(vgain or voffset or en) break <= break; analog begin @(posedge break or negedge break) ; V(out) <+ transition(en ? vgain : 0, 0, 100n) * V(in) + voffset; endWith Cadence’s simulator, you can use the following for modeling multiplexers:module(out, in, sel); output out; electrical out; input [3:0] in; electrical [3:0] in; input [3:0] sel; logic [3:0] sel; reg sync = 0; always @(sel) sync <= !sync; analog begin @(posedge sync or negedge sync) ; V(out) <+ V(in[0])*transition(sel === 0, 0, 100n); V(out) <+ V(in[1])*transition(sel === 1, 0, 100n); V(out) <+ V(in[2])*transition(sel === 2, 0, 100n); V(out) <+ V(in[3])*transition(sel === 3, 0, 100n); end endmoduleTo implement a Verilog-A version of a multiplexer:module(out, in, sel); output out; electrical out; input [3:0] in; electrical [3:0] in; input [3:0] sel; logic [3:0] sel; parameter real vdd = 2.5; integer SEL; genvar i; analog begin // convert the input to an integer SEL = 0; for (i = 0; i < 2; i = i + 1) begin @(cross(V(sel[i]) - vdd/2)); if (V(sel[i]) > vdd/2) SEL = SEL + (1 << i); end V(out) <+ V(in[0])*transition(SEL == 0, 0, 100n); V(out) <+ V(in[1])*transition(SEL == 1, 0, 100n); V(out) <+ V(in[2])*transition(SEL == 2, 0, 100n); V(out) <+ V(in[3])*transition(SEL == 3, 0, 100n); end endmodule

国产EDA工具厂商汇总与世界三大巨头对比 从国内EDA市场来看，美国三大EDA厂商也占据了主导地位。根据赛迪智库数据显示，2020年Synopsys、Cadence和Seimens EDA三巨头合计占领国内约80%的市场份额，国产EDA厂商的份额仅11.5%，其中华大九天占据了国内EDA市场约6%的市场份额，居本土EDA企业首位。近年来，全球 EDA 市场呈现出稳步增长的态势。根据市场研究机构的数据，2020-2025 年期间，全球 EDA 市场规模持续攀升（见下图 ）。2020 年，全球 EDA 市场规模约为 115 亿美元，到 2025 年，预计将达到 157 亿美元，年均复合增长率为 6.4%。这一增长主要得益于 5G、AI、物联网等新兴技术的快速发展，以及全球范围内对高性能、低功耗芯片的需求不断增加。

什么是 CXL？ 本文由半导体产业纵横（ID：ICVIEWS）编译自 spiceworksCXL（Compute Express Link）可以提高数据中心内存的性能、可扩展性和灵活性。MemVerge 的 Steve Scargall 解释了 CXL 是什么、它是如何工作的，以及为什么它是各种应用程序的游戏规则改变者，例如 AI/ML、HPC、数据库和分析。他还强调了采用 CXL 标准化的云计算和数据中心基础设施的一些行业趋势。CXL 是一种新兴的开放式行业标准互连，彻底改变了以数据为中心的计算。凭借其在 CPU 和设备（例如加速器、内存扩展和持久内存设备）之间的高带宽和低延迟缓存一致性连接，CXL 有可能重塑数据中心内存的性能、可扩展性和灵活性。通过解决 AI/ML 应用程序面临的常见内存挑战并启用新的高性能内存架构，CXL 有望成为以数据为中心的计算的下一代互连。什么是 CXL？CXL 是一种行业采用的开放标准，为处理器、内存扩展和加速器提供高速缓存一致性互连。它基于 PCI Express (PCIe) 规范物理和电气接口，但为 AI/ML 应用程序提供了额外的功能和优势。CXL 可实现 CPU 内存空间与附加设备（例如加速器、GPU 或内存设备）上的内存之间的内存一致性。这意味着 CPU 和设备可以共享相同的内存视图并访问它，而无需任何软件干预或同步。CXL 还通过允许 CPU 以低延迟和高带宽访问连接设备上更大的内存池来扩展内存。这可以增加 AI/ML 应用程序的内存容量和性能。规范的三个主要版本描述了 CXL 标准。未来计划更多主要版本。现有主要版本的更新也将根据需要公布。每个主要版本都为以前的版本添加了新功能。CXL 1.0 ：CXL 的第一个版本，于 2019 年 3 月发布，基于 PCIe 5.0。它允许主机 CPU 使用缓存一致性协议 (CXL.cache) 访问加速器设备上的共享内存，并使用内存语义 (CXL.mem) 启用内存扩展。CXL 2.0 ：CXL 的第二个版本，于 2020 年 11 月发布，基于 PCIe 5.0。它支持 CXL 交换，将多个 CXL 设备连接到一个主机处理器或将每个设备连接到多个主机处理器。它还实现了设备完整性和数据加密功能。CXL 3.0 ：CXL 的第三个版本，于 2022 年 8 月发布，基于 PCIe 6.0。它支持比 CXL 2.0 更高的带宽和更低的延迟，并增加了设备热插拔、电源管理和错误处理等新功能。图 1 显示了每个主要 CXL 版本的功能比较。图 1：CXL 功能比较CXL 规范描述了三种允许设备相互通信的协议。http://CXL.io：PCIe 5.0 协议的增强版本，可用于初始化、链接、设备发现、枚举和寄存器访问。它为 I/O 设备提供非一致性加载/存储接口。CXL.cache ：一种缓存一致性协议，它定义了主机和设备之间的交互，允许连接的 CXL 设备使用请求和响应方法以极低的延迟有效地缓存主机内存。CXL.mem ：一种内存协议，它使用加载和存储命令为主机处理器提供对连接设备内存的访问，其中主机 CPU 充当主设备，CXL 设备充当从属设备。它可以支持易失性和持久性内存架构。至少，所有 CXL 设备都必须使用 http://CXL.io，但可以选择支持 CXL.cache 或 CXL.mem，或同时支持两者。这些组合派生出三种设备类型：类型 1 ：没有本地内存的专用加速器（例如智能 NIC）。设备依赖于使用 http://CXL.io 和 CXL.cache 协议对主机 CPU 内存进行一致访问。它们可以扩展 PCIe 协议功能（例如原子操作），并且可能需要实现自定义排序模型。类型 2 ：具有高性能本地内存（GDDR 或 HBM）的通用加速器（GPU、ASIC 或 FPGA）。要访问主机 CPU 和设备内存，设备可以使用 http://CXL.io、CXL.cache 和 CXL.mem 协议。它们可以支持连贯和非连贯事务。类型 3 ：没有本地缓存的内存扩展板和持久内存设备。设备可以使用 http://CXL.io 和 CXL.mem 协议通过加载和存储命令为主机 CPU 提供对内存的访问。它们可以支持易失性和持久性内存架构。基础设施用例CXL 是云和本地数据中心基础设施的游戏规则改变者，预计将很快得到广泛采用和标准化，包括：云计算CXL 可以使云服务提供商通过利用支持 CXL 的设备（例如加速器、内存扩展设备和持久性内存设备）为其客户提供更快、更高效的服务。云服务提供商每年在未使用或未充分利用的主内存（称为「搁浅内存」）上花费数十亿美元。应用程序可以更优化地使用集群中的计算节点按需访问的 CXL 设备池，从而优化数据中心资源。数据中心存储与云环境类似，虽然规模小得多，但 CXL 设备可以使数据中心运营商构建可持续发展的环境，并通过使用支持 CXL 的设备显著降低其基础设施成本和使用率。CXL 可以通过启用对内存驻留数据的低延迟和高带宽访问来提高块存储性能和可靠性。边缘计算CXL 可以使边缘计算平台通过使用支持 CXL 的设备（例如加速器、智能 NIC、内存扩展设备和持久内存设备）来处理不断增加的数据量和复杂性。在将数据发送到主数据中心之前在边缘处理数据可以减少流量并提高边缘计算性能、效率和安全性。网络CXL 可以使网络平台通过使用支持 CXL 的网络设备（例如智能 NIC、FPGA 和 ASIC）来处理不断增加的网络流量和复杂性。CXL 可以通过实现对设备内存的一致和非一致访问以及支持原子操作和自定义排序模型来提高网络性能、可扩展性和功能。应用用例应用程序将从支持 CXL 的基础架构中受益匪浅。一些主要的兴趣领域包括：1.AI/ML 加速CXL 可以为 GPU、ASIC 或 FPGA 等 AI/ML 加速器实现更快、更高效的 CPU 到设备和 CPU 到内存的连接。CXL 可以支持异构设备之间的一致性和非一致性事务、内存扩展和资源共享。允许应用程序处理更大的数据集，同时减少主机之间传输的数据量，从而缩短获得结果的时间。大规模内存、分析和图形数据库CXL 允许数据库访问无限的低延迟和高带宽内存，从而使系统能够在更大的数据池上工作。高性能计算CXL 可以通过利用支持 CXL 的加速器和内存池来提高高性能计算的性能、可扩展性和灵活性。CXL 3.0 引入了共享内存功能，允许许多计算节点就地访问内存驻留数据，而无需在运行前将其复制到本地，然后再将结果复制回来。使用 CXL 的行业标准互连加速以数据为中心的计算CXL 是一种新兴的开放式行业标准互连，可在 CPU 和设备（如加速器、内存扩展和持久内存设备）之间提供高带宽和低延迟缓存一致性连接。CXL 可以提高数据中心资源的性能、可扩展性和灵活性。CXL 可以帮助解决 AI/ML 应用程序面临的一些常见内存挑战，例如内存不足错误、溢出到磁盘以及数据/计算偏差。CXL 还可以支持需要大规模和高性能内存架构的新应用程序和用例，例如内存数据库、实时分析和高性能计算。由英特尔、AMD、Arm、Astera Labs、三星、美光、X-Conn 等众多行业领导者和创新者组成的不断壮大的生态系统支持 CXL。作为以数据为中心的计算的下一代互连，CXL 有望在不久的将来得到广泛接受和标准化。

cadence virtuoso安装tsmc8rf 注意1：可以直接下载免安装OA 格式的tsmc18rf库，下载路径：https://download.csdn.net/download/d_pcb66/87074114注意2：IC617 之后的virtuoso版本不再提供cdb2oa功能会提示错误;ERROR (CDBOA-2003):Support for the CDB to OpenAccess translator has been removed. Contact Cadence Customer Support to discuss how to complete any outstanding migration tasks.tsmc18rf 工艺库可从如下地址下载https://download.csdn.net/download/qq_35379940/11953193下载后得到文件 tsmc18rf_pdk_v13d.tar，将该文件放入单独的文件夹中，然后解压，可得到如下的一些文件。对于不同的工程，通常会采用不同的工艺和工艺库，因此把 PDK 安装在工程目录下。之前创建了 project01 作为测试，现在把这个工艺库安装在这个目录下。在 tsmc18rf 工艺库解压目录下直接执行如下语句进行安装。perl pdkInstall.pl其中 1P6M 指工艺为 1 层多晶硅 6 层金属。 由于 IC610 以上的版本只能识别 OA 格式的 PDK，而 tsmc18rf 采用的是 CDB 格式，因此需要用 IC617 自带的工具进行转换。执行以下指令为转换做准备。cd /home/praise/ICDesign/project01mkdir OAconvertmkdir OAconvert/cdbcp /home/praise/ICDesign/project01/tsmc18rf_1P6M/cds.lib OAconvert/cdb编辑 OAconvert/cdb/cds.lib 文件，删除前两行，将第三行改为如下形式，指向 CDB 格式的 PDK。DEFINE tsmc18rf /home/praise/ICDesign/project01/tsmc18rf_1P6M/tsmc18rf进入 OAconvert 文件夹，运行 virtuoso。cd OAconvertrun_virtuoso在下图中点击 Browse，选择刚才修改的 cds.lib 文件，如下图红框中所示，然后点击 OK。稍等一会儿，等运行完成后，用 OAconvert 中生成的 tsmc18rf 替换原本 tsmc18rf_1P6M 文件夹中的同名文件。注意此过程可能会有三个报错，如下图 log 文件所示，感谢 zli_网友的提醒，发现此处是由于缺少 libXp.so.6 动态链接库所致，cdb2oail 程序需要 libXp.so.6 才能运行，但 ubuntu18.04 中删除了该库，从而导致此错误。解决办法是，下载下面的 deb 安装包，然后用 dpkg 命令安装。sudo dpkg -i libxp6_1.0.2-2_amd64.deblibxp6_1.0.2-2_amd64.deb安装完成后重启 virtuoso 重新进行转换，就不会报错了。 打开上面图中生成的 tsmc18rf 文件夹，找到 libInit.il 文件，将下面两行注释掉。然后打开 /home/praise/ICDesign/project01/tsmc18rf_1P6M/techfile，将文件中最后一段 Controls 剪切到最前面，如下图所示。 退出 virtuoso，回到之前的 project01 文件夹，重新运行 run_virtuoso。cd /home/praise/ICDesign/project01run_virtuoso新建 Library，Name 为 tsmc18rf，点击 OK。等待运行完成即可。