详解CAN总线：什么是CAN总线？ 1P与S0C设计2022年10月24日12：00江苏在之前的博文中分享过一系列一文搞懂：SPI协议、I2C协议、PID算法、Modbus协议等文章，也考虑过是否可以出一篇介绍CAN总线协议的文章，但是在之后的学习研究中，发觉CAN总线协议比较庞大和复杂，做为刚刚进入汽车电子行业的开发小白，一篇文章难以讲解清晰，所以决定在汽车电子专栏中连载分享关于CAN总线协议的相关知识。由于本人也处于学习和研究阶段，如果对CAN总线协议有理解不到位的地方，还请各位大佬在文末留言指正一二。1CAN总线简介CAN总线协议（Controller Area Network），控制器局域网总线，是德国BOSCH（博世）公司研发的一种串行通讯协议总线，它可以使用双绞线来传输信号，是世界上应用最广泛的现场总线之一。CAN通讯协议标准（ISO-11898：2003）介绍了设备间信息是如何传递以及符合开放系统互联参考模型（OSI）的哪些分层项。实际CAN通讯是在连接设备的物理介质中进行，物理介质的特性由模型中的物理层定义。ISO11898体系结构定义七层，OSI模型中的最低两层作为数据链路层和物理层，如下图所示：LLC用于接收滤波、超载通告、回复管理；MAC用于数据封装/拆封、帧编码、媒体访问管理、错误检测与标定、应答、串转发/并转串；PLS用于位编码/解码、位定时、同步；PMA为收发器特性。CAN协议主要用于汽车中各种不同元件之间的通信，以此取代昂贵而笨重的配电线束，该协议的健壮性使其同样适用于自动化和工业环境中。CAN总线协议距今已经发展40多年，如今，CAN总线已成为汽车（汽车、卡车、公共汽车、拖拉机等）、轮船、飞机、电动汽车电池、机械等的标准配置。CAN之前的版本：汽车ECU是复杂的点对点布线1986年：BOSCH（博世）开发了CAN协议作为解决方案1991年：BOSCH（博世）发布了CAN 2.0（CAN 2.0A：11位，2.0B：29位）1993年：CAN被采用为国际标准（ISO 11898）2003年：ISO 11898成为标准系列2012年：博世发布了CAN FD 1.02015年：CAN FD协议标准化（ISO 11898-1）2016年：CAN物理层，数据速率高达5 Mbit/s，已通过ISO 11898-2标准化CAN总线具有以下特点：符合OSI开放式通信系统参考模型；两线式总线结构，电气信号为差分式；多主控制，在总线空闲时，所有的单元都可开始发送消息，最先访问总线的单元可获得发送权；多个单元同时开始发送时，发送高优先级ID消息的单元可获得发送权；点对点控制，一点对多点及全局广播几种传送方式接收数据，网络上的节点可分成不同的优先级，可以满足不同的实时要求；采用非破坏性位仲裁总线结构机制，当两个节点同时向网络上传送信息时，优先级低的节点主动停止数据发送，而优先级高的节点可不受影响地继续传送数据消息报文不包含源地址或者目标地址，仅通过标识符表明消息功能和优先级；基于固定消息格式的广播式总线系统，短帧结构；事件触发型，只有当有消息要发送时，节点才向总线上广播消息；可以通过发送远程帧请求其它节点发送数据；消息数据长度0~8Byte；节点数最多可达110个；错误检测功能。所有节点均可检测错误，检测错误的单元会立即通知其它所有单元；发送消息出错后，节点会自动重发；故障限制，具有自动关闭总线的功能，节点控制器可以判断错误是暂时的数据错误还是持续性错误，当总线上发生持续数据错误时，控制器可将节点从总线上隔离，以使总线上的其他操作不受影响；通信介质可采用双绞线、同轴电缆和光导纤维，一般使用最便宜的双绞线；理论上，CAN总线用单根信号线就可以通信，但还是配备了第二根导线，第二根导线与第一根导线信号为差分关系，可以有效抑制电磁干扰；直接通信距离最远可达10KM(速率4Kbps以下)，通信速率最高可达1MB/s(此时距离最长40M)；总线上可同时连接多个节点，可连接节点总数理论上是没有限制的，但实际可连接节点数受总线上时间延迟及电气负载的限制。每帧信息都有CRC校验及其他检错措施，数据错误率极低；废除了传统的站地址编码，取而代之的是对通信数据块进行编码。采用这种方法的优点是可使网络内的节点个数在理论上不受限制，数据块的标识码可由11位或29位二进制数组成，因此可以定义211或229个不同的数据块，这种数据块编码方式，还可使不同的节点同时接收到相同的数据，这一点在分步式控制中非常重要。CAN总线具体以下优势：2CAN节点组成CAN节点通常由三部分组成：CAN收发器、CAN控制器和MCU。CAN总线通过差分信号进行数据传输，CAN收发器将差分信号转换为TTL电平信号，或者将TTL电平信号转换为差分信号，CAN控制器将TTL电平信号接收并传输给MCU，如下图所示：目前，我们常用的STM32、华大、瑞萨等单片机内部就集成了CAN控制器外设，通过配置就可实现对CAN报文数据的读取和发送。3CAN总线结构CAN总线是一种广播类型的总线，可支持线形拓扑、星形拓扑、树形拓扑和环形拓扑等。CAN网络中至少需要两个节点设备才可进行通信，无法仅向某一个特定节点设备发送消息，发送数据时所有节点都不可避免地接收所有流量。但是，CAN总线硬件支持本地过滤，因此每个节点可以设置对有效的消息做出反应。线形拓扑是在一条主干总线分出各个节点支线，其优点在于布线施工简单，接线方便，阻抗匹配规则固定，缺点是拓扑不够灵活，在一定程度上影响通讯距离，如下图所示：星形拓扑是每个节点通过中央设备连到一起，其优点是容易扩展，缺点是一旦中央设备出故障会导致总线集体故障，而且分支线长不同，阻抗匹配复杂，可能需要通过一些中继器或集线器进行扩展，如下图所示：树形拓扑是节点分支比较多，且分支长度不同，其优点是布线方便，缺点是网络拓扑复杂，阻抗匹配困难，通讯中极易出现问题，必须加一些集线器设备，如下图所示：环形拓扑是将CAN总线头尾相连，形成环状，其优点是线缆任意位置断开，总线都不会出现问题，缺点是信号反射严重，无法用于高波特率和远距离传输，如下图所示：虽然CAN总线可以支持多种网络拓扑，但在实际应用中比较推荐使用线形拓扑，且在IOS 11898-2中高速CAN物理层规范推荐也是线形拓扑。在ISO 11898-2和ISO 11898-3中分别规定了两种CAN总线结构（在BOSCH CAN2.0规范中，并没有关于总线拓扑结构的说明）。ISO 11898-2中定义了通信速率为125Kbps～1Mbps的高速闭环CAN通信标准，当通信总线长度≤40米，最大通信速率可达到1Mbps，高速闭环CAN（高速CAN）通信如下图所示：ISO 11898-3中定义了通信速率为10～125Kbps的低速开环CAN通信标准，当传输速率为40Kbps时，总线距离可达到1000米。低速开环CAN（低速容错CAN）通信如下图所示：4CAN总线物理电气特性在CAN总线上，利用CAN_H和CAN_L两根线上的电位差来表示CAN信号。CAN 总线上的电位差分为显性电平（Dominant Voltage）和隐性电平（Recessive Voltage），其中显性电平为逻辑 0，隐性电平为逻辑 1。高速CAN总线（ISO 11898-2，通信速率为125Kbps～1Mbps）在传输显性（0）信号时，会将 CAN_H端抬向5V高电平，将CAN_L拉向0V低电平。当传输隐性（1）信号时，并不会驱动 CAN_H 或者 CAN_L 端。 显性信号 CAN_H 和 CAN_L 两端差分标称电压为 2V。 终端电阻在没有驱动时，将差分标称电压降回 0V。显性信号（0）的共模电压需要在 1.5V 到 3.5V 之间。隐性信号（1）的共模电压需要在+/-12V。低速/容错CAN（ISO 11898-3，通信速率为10～125Kbps）在传输显性信号（0）时，驱动CANH端抬向5V，将CANL端降向0V。在传输隐性信号（1）时并不驱动CAN 总线的任何一端。在电源电压VCC为5V时，显性信号差分电压需要大于2.3V，隐性信号的差分电压需要小于0.6V。CAN总线两端未被驱动时，终端电阻使CAN L端回归到RTH电压（当电源电压VCC为5V时，RTH电压至少为Vcc-0.3V=4.7V），同时使CAN H端回归至RTL电压（RTL电压最大为0.3V）。两根线需要能够承受-27V至40V的电压而不被损坏。在高速和低速CAN中从隐性信号向显性信号过渡的速度更快，因为此时CAN线缆被主动积极地驱动，显性向隐性的过渡速度主要取决于CAN网络的长度和导线的电容。来自微信

科普：Memory Compiler生成的Register file和SRAM有何区别？ IP与S0C设计2021年09月03日04：01前两期，我们分别对OTP和MTP，RAM和ROM进行了比较。这一次，我们来谈谈Memory Compiler，以及通过它生成的Register file和SRAM。什么是Memory Compiler ？Memory Compiler，内存编译器。顾名思义，是用来生成不同容量memory的工具，输入参数，我们就可以得到生成的文件。生成的文件包括：前端设计verilog模型、逻辑综合的时序库、后端需要的电路网表和LEF/GDS版图文件、其他DFT验证相关的、datasheet手册等等。Memory Compiler由供应商提供，往往是不通用的，界面也不尽相同。同一个厂商的不同工艺下，Memory Compiler不同。相同工艺，不同厂商，Memory Compiler也不同。内存编译器通常是供应商的知识产权，其功能是根据客户的需求生成各种类型的memory。一般的Memory Compiler提供五个ram脚本（rf_sp,sram_sp,rf_tp,sram_dp,rom）。这意味着可以生成1 Port Register file、Single Port SRAM、2 Port Register file、Dual Port SRAM以及ROM。不同的厂商或许还拥有特殊工艺。一般来说，MC只生成常用的memory，特殊的往往需要定制或者组合。考虑到面积和性能，又可以划分为High Speed和High Density等等。图源知乎：SMIC 的Memory Compiler，由Artisan公司提供Memory Compiler使用介绍在使用Memory Compiler时，请务必确保你的RAM从头到位的规格与设定都相同，否则会造成一些不可避免的错误。首先在RTL代码阶段，要用到RAM就要用到verilog代码，此时不需要着急产生其他后阶段的必要数据，因为RTL代码阶段只需要行为级模型即可。当进入门级代码后，RAM compiler就要产生其他的相关数据了，同时要考虑RAM版图的位置与方向。由于重大的设计不会一蹴而就，所以有两个重点，第一个是每次使用RAM compiler时都一定要让它产生特性设置文档，避免忘记自己做过的设定。第二件事是对应的文件名要定义好，否则RAM的方向不同但是又用到了相同的文件名，就会把原始数据覆盖掉。RTL阶段在RTL阶段主要只是产生verilog行为级和设置文件。因为在RTL阶段不需要考虑RAM的位置信息。Memory Compiler提供多种选择，在这个阶段，选择生成RF或是SRAM，以及确定端口数量。如果容量比较大的话，相同设置下，单端口比双端口面积要小，速度也要快，功耗要低。综合与布局布线阶段为了避免重新启用Memory Compiler与以前设置有出入，所以最好一次性将Memory Compiler能够产生的相关数据一并输出。在这里，Memory Compiler还需要产生3种数据。 .LIB 该数据是RAM的时序信息文件 .VCLEF 布局布线工具需要使用的物理信息文件 .SPEC RAM的注释文件在布局布线前，需要考虑RAM的长与宽，估计它的位置与方向，尽量让功能想关的模块靠近一些。将产生的.LIB文件转换成.DB文件，就可以把Memory Compiler生成的RAM加入到代码中进行综合了。在综合工具的脚本中的serch_path下加入RAM的DB文件地址即可。以上为Memory Compiler大致的使用流程，不同的工具在细节上或许有所区别，但大体流程如此。苏州腾芯微电子的Memory Compiler界面接下来，我们来聊一聊，生成的memory——Register file和SRAM。Register file与SRAM的比较首先，厘清一下概念上的问题，Register file和很多的registers不是同一个概念。我们在IC设计里谈到register时，常常是指D触发器，而Register file是一种memory。那么，同为Memory Compiler生成，RF和SRAM有什么区别呢？在比较中，不同规格相比较显然不够客观，也不能让我们更清晰地认识到它们的差异。在比较前，我们需要先把端口的概念搞清楚： 1 port / single port：单端口，读写同端口，需要WE控制输入输出 2 port：双端口，读写分开，输入输出端口固定，可以不用WE控制 dual port:同样是双端口，但读写端口不固定，且都可读可写 RF 的端口示意图SRAM 的端口示意图所以我们应当把1P RF和SP SRAM，2P RF和DP SRAM比较，才有意义。1 Port Register file 和 Single Port SRAM同为单端口，从外部端口看，难以区分1P RF和SP SRAM的区别，但是我们可以从以下几个方面，来进行区分。首先我们以Memory Size：512*32的1P RF和SP SRAM为例。此为1P RF此为SP SRAM从datasheet直观上来看，SRAM比Register file多了OEN（输出使能）。除此之外，Register file和SRAM两者相比，SRAM的最大容量比RF要大。相同配置下，RF的面积更大，功耗更低。在mem比较小的情况下用RF划算，并且同样的mem，RF的长宽比会更小，方便后端floorplan。大容量的时候，SRAM的速度是有优势的。并且SRAM速度快，面积小。同样大小的RF，面积就很大了，速度也慢下来了。所以简单来说，小容量选RF，大容量选SRAM。2P Register file 和 Dual Port SRAM比起1P RF与SP SRAM的比较，2P RF与DP SRAM的差异较为直观。2P RF有一个输入数据总线，一个输出的数据总线。DP SRAM有两个数据输入总线，两个数据输出总线。换句话说，2P RF是一组信号，读写端口固定；而DP SRAM则有两组信号，读写不分开。且两组信号，每组都有自己的地址，输入数据总线，输出数据总线，时钟，读/写控制。这两组可以分别往存储单元写，或从存储单元读出。读可以一直读，写时数据可能存储单元数据更新，数据也可能输出端口。DP SRAM就好像2个SP SRAM共用存储单元。具体的应用，需要结合设计人员和项目自身的需求来选用。小容量，地址少的用RF。有两个外设要同时读写SRAM的，就要用DP SRAM。涉及到具体的选取，则需要由设计人员自己做判断了。以下为读写时序图：图源：数字IC自修室来自微信

如何用云服务器搭建一个芯片SOC环境 ICbug猎人处芯积律2021年08月01日07：52今天这篇文章将介绍如何在云端服务器安装EDA软件并且搭建SOC环境。EDA是一个很大的概念，我们这里讲的是芯片设计中的EDA软件。芯片设计的EDA软件包括设计输入工具如composer，设计仿真工具如VCS/Verdi,综合工具如Design Compile，布局布线工具如Design Planner，物理验证工具Dracula，模拟电路仿真器SPICE等。举例的这些EDA工都是收费软件。目前也有一些开源的EDA工具可以用，如仿真用的Iverilog/ Verilator，看波形用的gtkwave，综合用的YoSys等。Efabless曾经用这些纯开源的EDA软件开发并流片过一款芯片。这款芯片结构如下该芯片的资料在这里：https://github.com/efabless/raven-picorv32。这个链接里面包含了该芯片的开源软件，代码，测试等资料，作为一款SOC开源项目大家有兴趣可以去看看。刚才提到的开源EDA Iverilog和Gtkwave的安装方法比较简单，直接敲下面的命令即可：sudo apt-get install iverilog sudo apt-get install gtkwave对于Verilator的安装我们等会在搭建SOC环境的时候介绍，其他开源EDA的安装方法这里不再介绍，有兴趣的可以在网上搜索。Verdi/VCS/simvision/irun等需要授权的EDA软件也可以在云服务器上安装，但是需要license支持才能用。虽然网上也有破解版本，但是个人不推荐使用。如果是企业用户且员工比较少的情况下可以向各个地方的集成电路设计服务机构（如苏州ICC）申请各家EDA的license，能够得到比较大的支持。下面我们介绍搭建一个SOC项目并用相关EDA工具进行仿真。Opentitan是一个开源项目，他是由RISCV搭建的一款简单芯片，其系统架构如下这颗芯片主要构成有1个riscv核，512kB的eflash，64kB的SRAM，16kB的ROM，安全加密模块，32个IO端口，一个UART，一个GPIO，一个SPI。目前I2C还没加进去，据说后面会加进去。从opentitan提供的资料来看，该项目包括了开源的软件，硬件代码，还提供了三套仿真测试环境，分别是verilator仿真环境，FPGA测试环境以及需要VCS的仿真环境。学习人员可以根据自己需要选择不同的运行环境。我们提供的SOC环境搭建步骤在opentitan 的开源网站都能找到，如果有不清楚的地方可以在下面这个链接处查找。https://docs.opentitan.org/doc/ug/getting_started/搭建环境的第一步是创建工具的路径。 sudo mkdir/tools sudo chown $(id -un) /tools第二步是克隆opentitan的库，这样就将SOC的源代码和相关资料拷贝到你的云服务器上。working-area 是你创建的工作路径。cd git clone https://github.com/lowRISC/opentitan.git代码资料会被存在  /opentitan 下面，我们后面介绍的$REPO_TOP 指的就是 /opentitan 这个路径。第三步安装相关软件sudo apt install autoconf bison build-essentialclang-format cmake curl \doxygenflex g++ git golang libelf1 libelf-dev libftdi1-2 libftdi1-dev \ibncurses5 libssl-dev libusb-1.0-0 lsb-release make ninja-build perl \pkgconfpython3 python3-pip python3-setuptools python3-wheel python3-yaml \srecordtree xsltproc zlib1g-dev xz-utils第四步 芯片环境中有用到python3相关的脚本，而云服务器没有安装python3的相关组件，因此需要我们自己安装。apt install python-pippip install --upgrade setuptoolspython -m pip install --upgrade pipsudo apt install djangopip3 install --upgrade pippip3 install django-haystackpip3 install setuptools-scmpip3 install django-haystack装完这些软件后再按照下面步骤安装python3相关的脚本软件。cd $REPO_TOPpip3 install --user -r python-requirements.txt第五步是安装riscv的编译工具链，官网提供了两种方法，一个直接下载，另外一个需要自己编译工具链，对于初学者来讲，建议选择第一种。cd $REPO_TOP./util/get-toolchain.py通过上面五步，我们已经将芯片的源代码和工具链软件都准备好了。在上述文中也讲到，opentatian可以用开源的EDA工具进行仿真，也可以用VCS等需要授权的软件进行仿真。在这里我们选择开源的verilator仿真工具进行仿真。为此需要按照以下步骤安装verilator仿真工具。export VERILATOR_VERSION=4.104git clonehttps://github.com/verilator/verilator.gitcd verilatorgit checkout v$VERILATOR_VERSIONautoconf./configure--prefix=/tools/verilator/$VERILATOR_VERSIONmakemake install做完这些我们就可以去跑仿真了。第六步build环境cd $REPO_TOPfusesoc --cores-root . run --flag=fileset_top--target=sim --setup --build lowrisc:systems:chip_earlgrey_verilator./meson_init.shninja -C build-out all第七步输入以下指令进行跑仿真。cd $REPO_TOPbuild/lowrisc_systems_chip_earlgrey_verilator_0.1/sim-verilator/Vchip_earlgrey_verilator\ --meminit=rom,build-bin/sw/device/boot_rom/boot_rom_sim_verilator.scr.39.vmem--meminit=flash,build-bin/sw/device/examples/hello_world/hello_world_sim_verilator.elf\--meminit=otp,build-bin/sw/device/otp_img/otp_img_sim_verilator.vmem    这个时候我们可以在工作界面上看到类似以下log  为了看运行的结果用screen /dev/pts/4进行查看。由于开源软件运行的效率会比较低，跑仿真的时间会比较久，所以需要耐心等待一下。   如果想看信号波形，在上面跑仿真的命令里面加—trace，即可生成波形。然后用gtkwave sim.fst 查看波形，其效果如下。写在最后，opentitan这个项目的开发流程还是比较全的，对于芯片从业者是一个很好的学习资源，特别是里面验证的介绍很多公司都可以借鉴。经常看到很多芯片初从业人员没有什么项目经验，如果能够吃透这个项目那你在找工作的时候是非常有竞争力的。通过这篇文章我希望能够将做芯片这件看起来门槛很高的事情简单化，让更多的大学生甚至中学生都能参与其中，让更多的人更早的去了解知道计算机的工作原理。来自微信

MMU那些事儿 EETOP2020年12月27日11:47[导读] 本文从内存管理的发展历程角度层层递进，介绍 MMU 的诞生背景，工作机制。而忽略了具体处理器的具体实现细节，将 MMU 的工作原理从概念上比较清晰的梳理了一遍。MMU 诞生之前:在传统的批处理系统如 DOS 系统,应用程序与操作系统在内存中的布局大致如下图：应用程序直接访问物理内存，操作系统占用一部分内存区。操作系统的职责是“加载”应用程序，“运行”或“卸载”应用程序。如果我们一直是单任务处理，则不会有任何问题，也或者应用程序所需的内存总是非常小，则这种架构是不会有任何问题的。然而随着计算机科学技术的发展，所需解决的问题越来越复杂，单任务批处理已不能满足需求了。而且应用程序需要的内存量也越来越大。而且伴随着多任务同时处理的需求，这种技术架构已然不能满足需求了，早先的多任务处理系统是怎么运作的呢？程序员将应用程序分段加载执行，但是分段是一个苦力活。而且死板枯燥。此时聪明的计算机科学家想到了好办法，提出来虚拟内存的思想。程序所需的内存可以远超物理内存的大小，将当前需要执行的留在内存中，而不需要执行的部分留在磁盘中，这样同时就可以满足多应用程序同时驻留内存能并发执行了。从总体上而言，需要实现哪些大的策略呢？所有的应用程序能同时驻留内存，并由操作系统调度并发执行。需要提供机制管理 I/O 重叠，CPU 资源竞争访问。虚实内存映射及交换管理，可以将真实的物理内存，有可变或固定的分区，分页或者分段与虚拟内存建立交换映射关系，并且有效的管理这种映射，实现交换管理。这样，衍生而来的一些实现上的更具体的需求：竞争访问保护管理需求：需要严格的访问保护，动态管理哪些内存页/段或区，为哪些应用程序所用。这属于资源的竞争访问管理需求。高效的翻译转换管理需求：需要实现快速高效的映射翻译转换，否则系统的运行效率将会低下。高效的虚实内存交换需求：需要在实际的虚拟内存与物理内存进行内存页/段交换过程中快速高效。总之，在这样的背景下，MMU 应运而生，也由此可见，任何一项技术的发展壮大，都必然是需求驱动的。这是技术本身发展的客观规律。内存管理的好处为编程提供方便统一的内存空间抽象，在应用开发而言，好似都完全拥有各自独立的用户内存空间的访问权限，这样隐藏了底层实现细节，提供了统一可移植用户抽象。以最小的开销换取性能最大化，利用 MMU 管理内存肯定不如直接对内存进行访问效率高，为什么需要用这样的机制进行内存管理，是因为并发进程每个进程都拥有完整且相互独立的内存空间。那么实际上内存是昂贵的，即使内存成本远比从前便宜，但是应用进程对内存的寻求仍然无法在实际硬件中，设计足够大的内存实现直接访问，即使能满足，CPU 利用地址总线直接寻址空间也是有限的。内存管理实现总体策略从操作系统角度来看，虚拟内存的基本抽象由操作系统实现完成：处理器内存空间不必与真实的所连接的物理内存空间一致。当应用程序请求访问内存时，操作系统将虚拟内存地址翻译成物理内存地址，然后完成访问。从应用程序角度来看，应用程序（往往是进程）所使用的地址是虚拟内存地址，从概念上就如下示意图所示，MMU 在操作系统的控制下负责将虚拟内存实际翻译成物理内存。从而这样的机制，虚拟内存使得应用程序不用将其全部内容都一次性驻留在内存中执行：节省内存：很多应用程序都不必让其全部内容一次性加载驻留在内存中，那么这样的好处是显而易见，即使硬件系统配置多大的内存，内存在系统中仍然是最为珍贵的资源。所以这种技术节省内存的好处是显而易见的。使得应用程序以及操作系统更具灵活性。操作系统根据应用程序的动态运行时行为灵活的分配内存给应用程序。使得应用程序可以使用比实际物理内存多或少的内存空间。MMU 以及 TLBMMU(Memory Management Unit)内存管理单元：一种硬件电路单元负责将虚拟内存地址转换为物理内存地址所有的内存访问都将通过 MMU 进行转换，除非没有使能 MMU。TLB(Translation Lookaside Buffer)转译后备缓冲器: 本质上是 MMU 用于虚拟地址到物理地址转换表的缓存这样一种架构，其最终运行时目的，是为主要满足下面这样运行需求：多进程并发同时并发运行在实际物理内存空间中，而 MMU 充当了一个至关重要的虚拟内存到物理内存的桥梁作用。那么，这种框架具体从高层级的概念上是怎么做到的呢？事实上，是将物理内存采用分片管理的策略来实现的，那么，从实现的角度将有两种可选的策略：固定大小分区机制可变大小分区机制固定大小区片机制通过这样一种概念上的策略，将物理内存分成固定等大小的片：每一个片提供一个基地址实际寻址，物理地址=某片基址+虚拟地址片基址由操作系统在进程动态运行时动态加载这种策略实现，其优势在于简易，切换快速。但是该策略也带来明显的劣势：内部碎片:一个进程不使用的分区中的内存对其他进程而言无法使用一种分区大小并不能满足所有应用进程所需。可变大小分区机制内存被划分为可变大小的区块进行映射交换管理：需要提供基址以及可变大小边界，可变大小边界用于越界保护。实际寻址，物理地址=某片基址+虚拟地址那么这种策略其优势在于没有内部内存碎片，分配刚好够进程所需的大小。但是劣势在于，在加载和卸载的动态过程中会产生碎片。分页机制分页机制采用在虚拟内存空间以及物理内存空间都使用固定大小的分区进行映射管理。从应用程序(进程)角度看内存是连续的 0-N 的分页的虚拟地址空间。物理内存角度看，内存页是分散在整个物理存储中这种映射关系对应用程序不可见，隐藏了实现细节。分页机制是如何寻址的呢？这里介绍的设计理念，具体的处理器实现各有细微差异：虚拟地址包含了两个部分：虚拟页序号 VPN（virtual paging number)以及偏移量虚拟页序号 VPN是页表（Page Table）的索引页表（Page Table）维护了页框号(Page frame number PFN)物理地址由PFN::Offset进行解析。举个栗子，如下图所示：还没有查到具体的物理地址，憋急，再看一下完整解析示例：如何管理页表对于 32 位地址空间而言，假定 4K 为分页大小，则页表的大小为 100MB，这对于页表的查询而言是一个很大的开销。那么如何减小这种开销呢？实际运行过程中发现，事实上只需要映射实际使用的很小一部分地址空间。那么在一级页机制基础上，延伸出多级页表机制。以二级分页机制为例：单级页表已然有不小的开销，查询页表以及取数，而二级分页机制，因为需要查询两次页表，则将这种开销再加一倍。那么如何提高效率呢？其实前面提到一个概念一直还没有深入描述 TLB,将翻译工作由硬件缓存 cache,这就是 TLB 存在的意义。TLB 将虚拟页翻译成 PTE，这个工作可在单周期指令完成。TLB 由硬件实现完全关联缓存(并行查找所有条目)缓存索引是虚拟页码缓存内容是 PTE则由 PTE+offset，可直接计算出物理地址TLB 加载谁负责加载 TLB 呢？这里可供选择的有两种策略：由操作系统加载，操作系统找到对应的 PTE，而后加载到 TLB。格式比较灵活。MMU 硬件负责，由操作系统维护页表，MMU 直接访问页表，页表格式严格依赖硬件设计格式。总结一下从计算机大致发展历程来了解内存管理的大致发展策略，如何衍生出 MMU，以及固定分片管理、可变分片管理等不同机制的差异，最后衍生出单级分页管理机制、多级分页管理机制、TLB 的作用。从概念上相对比较易懂的角度描述了 MMU 的诞生、机制，而忽略了处理器的具体实现细节。作为从概念上更深入的理解 MMU 的工作机理的角度，还是不失为一篇浅显易懂的文章。来自微信

ASIC设计学习总结(包括：工具及书籍文档推荐 、软件环境搭建、RTL设计、验证、工艺库说明、形式验证、综合等共12部分） 原创tfpwl——lj EET0P2019年02月07日09：57之前介绍过了了芯片设计全流程介绍（芯片设计全流程详解 包括：正向流程和反向流程）。由于当时的经验十分有限，所以对于正向设计，特别是对于从RTL级代码开始的设计介绍得不是很清楚。经过这一段时间的学习，对于从RTL级代码开始的Asic芯片设计有了更多的认识，现在总结一下，一方面给自己整理思路，另一方面也希望抛砖引玉，让大家各抒己见，分享一下各自的设计经验，促进我们的共同进步。笔者原本打算详细的介绍学习中的收获，将各类知识点写成文章，但经过反复考量之后，发现这种详细照搬别人知识的做法其实没什么意思。与其原封不动的转述别人书中的内容，不如直接提供参阅的书目，这样就免得在转述别人的知识的时候误解作者想要表达的真正意义。所以本系列的文章，笔者将个人学习的经验加以整合，将经验知识点罗列出来，并附加所参阅的书籍。另外涉及到实践操作过程的章节，将会把具体使用的工具罗列出来，并附上一些参考性的代码和脚本。本系列文章主要分为十二个部分，分别为：（一）工具及书籍文档推荐（二）软件环境搭建（三）RTL设计（四）验证（五）工艺库说明（六）形式验证（七）综合（八）可测性设计（九）低功耗设计（十）静态时序分析（十一）数模混合仿真（十二）可测性设计介绍这么多，不是显得个人有多少经验，其实本人也只是菜鸟，关注这么多内容，主要是为了让自己的知识储备更全面一下，这样考虑设计问题的时候遗漏的东西会更少一些。在本系列文章中，每个章节的详略是不同的,主要是跟个人工作经验有关，有介绍得简单的地方，麻烦大家帮忙补充。每个部分的内容基本采用“理论+工具+示例”的行文结构，有些EDA工具笔者没有使用过的就暂不能提供实例了。（一）工具及书籍文档一、前言对于RTL级的Asic设计所涉及到的软件是非常之多的，笔者也并没有每一个都使用过。二、工具介绍RTL代码规则检查工具：nlint，spyglass。这两个软件主要是用于检查代码的语法和语义错误的，并且比其他的工具能检测出更多的问题，比如说命名规格，时序风险，功耗等。详细介绍请参考软件的使用教程，nlint有Windows版和linux版，软件的linux版本和使用教程可以在eetop上搜索到。RTL代码仿真工具：这类仿真工具有较多的组合，比如说：qustasim/modelsim，NC_verilog+Verdi，VCS+DVE,VCS+Verdi等等。目前笔者使用的组合是VCS+Verdi。这两个软件是业内主流的仿真软件，还可以结合UVM库进行仿真，当然这是验证方法学的内容。综合工具：Design Complier。最常用的综合工具，没有之一，该软件主要是将RTL代码“翻译+优化+映射”成与工艺库对应的门级网表。并且还包含功耗分析软件Power Complier和边界扫描寄存器插入软件 BSD Complier。可测性设计：DFT Complier + TetraMAX。软件在DC之后使用，DFT Complier 用于将设计的内部寄存器替换成扫描寄存器并组成一条或多条扫描链，TetraMAX是用于自动生成测试向量的。形式验证工具：Formality、Conforml（candence出品）。等价性验证工具，主要是在DFT Complier插入扫描链之后进行验证，另外，在版图综合时钟树，插入BUFFER之后，也需要用该工具进行等效性验证。静态时序分析工具: Prime Time。业界最常用的时序分析工具之一，该软件包括功耗分析PTPX工具，功耗分析必备。cadence也有对应的时序分析工具——Encounter Timing System。自动布局布线工具（APR）：ICC，Enconter。其中Encounter是Cadence公司的。数模混合仿真: nanosim + VCS，nanosim的升级版为XA。这是一篇有关于synopsysEDA工具软件的介绍，希望对于EDA软件的用途不清楚的伙伴有帮助。http://bbs.eetop.cn/thread-151171-1-1.html三、书籍推荐《Verilog HDL 硬件描述语言》《设计与验证Verilog HDL》《企业用verilog代码风格规范》《verilog语言编码风格》《verilogHDL代码风格规范》《Verilog HDL高级数字设计》《Soc设计方法与实现》《高级ASIC芯片综合》《华为Verilog典型电路设计》《数字IC系统设计》《数字集成电路--电路、系统与设计》《专用集成电路设计实用教程》《集成电路静态时序分析与建模》《CMOS集成电路后端设计与实战》《makefile教程》《鸟哥的私房菜》《SystemVerilog与功能验证》《UVM实战》《通信IC设计(上下册)》《数字图像处理与图像通信》《数字信号处理的FPGA实现中文版》各类Synopsy userguide，EETOP有16年版的。三、工艺库说明使用DC，PT，FM，ICC或者ENCOUNTER软件需要工艺库文件，主要包括数字逻辑单元文件，符号库，综合库，寄生电容参数库，版图文件LEF，milkway库等等。有关工艺库各文件夹的作用，笔者将会在将“工艺库说明”的章节进行详细介绍，如果有遗漏还请大家包涵。（二）环境搭建一、前言先介绍一下个人的使用环境。由于网络上已经存在很多安装教程，笔者就不再废话，直接给出他们的连接，并附带其他需要注意的关键点，如果有安装问题，请追问。Synopsys软件安装包下载地址在笔者前一篇文章“工具及书籍文档”，都是来自EETOP的大牛们提供的。在安装的过程中需要具备一些Linux系统的使用经验，不然会很难理解这些步骤是做什么的。个人的环境如下：1、vmware 12；2、RHEL6.5系统；3、synopsys软件，Lib Complier，VCS，Verdi，Desgin Complier，PrimeTime，Formality，ICC。一共7个软件，几乎都是15年版本的。二、步骤环境搭建需要准备以下三件事：1，vmware12虚拟机安装；安装教程如下。https://jingyan.baidu.com/article/215817f78879c21edb142379.html2, RHEL6.5操作系统安装，当然也可以使用CentOs6.5，安装教程如下。http://www.linuxidc.com/Linux/2016-05/131701.htm ——》RHEL6.5https://www.kafan.cn/edu/488101.html ——》Centos6.5a、安装vmware tools。在虚拟机中把系统安装好了之后，需要安装vmware tools，安装教程如下，http://www.linuxidc.com/Linux/2015-08/122031.htm ，安装该软件之后才可以启用共享文件夹以利于RHEL6.5与windows系统进行文件交换。b、更新YUM源，RHEL和Centos都需要更新YUM源，操作步骤一致，YUM是一个链接到软件库的一个软件，随后安装软件需要用到。https://jingyan.baidu.com/article/b24f6c8239c6aa86bee5da60.html注意：该教程某些步骤可能会失效，需要结合自己具体的情况使用。安装好YUM之后，可以使用yum install gvim命令测试一下。c、安装GCC,G++,这两个软件在VCS+Verdi仿真时会调用到。命令：yum install gcc命令：yum install gcc-c++3、 Synopsys软件安装Synopsys软件安装教程，链接如下：https://wenku.baidu.com/view/c02c271d9b6648d7c0c74670.htmlhttp://bbs.eetop.cn/thread-553702-1-1.html高版本和低版本的Synopsy软件安装步骤一致，区别在于license的问题。用EETOP上的最新license即可使用15版的软件。在使用RHEL操作系统需要懂一些SHELL脚本，makefile脚本，这样便于提高操作效率，后文会提到。注意：此外还需要修改四个文件的hostname，使得这四处的hostname保持一致。a、synopsys.dat中的第一行hostname；b、synopsys.bashrc中的export SNPSLMD_LICENSE_FILE=27000@localhost行，“@”符号后的hostname;c、/etc/sysconfig/network配置文件中hostname;d、/etc/hosts配置文件中的127.0.0.1这一行的 ，第三个参数hostname；这四个hostname一定要一致，才能正确启动DC,PT,FM,ICC,VCS,VERDI软件。在启动DC,PT,FM,ICC,VCS,VERDI软件之前需要先启动Synopsys的license管理器。有关软件的使用教程可以参考官方的userguide。或者EETOP上，小伙伴们的教程。（三）工艺库说明（略，请点击阅读原文查看）（四）RTL设计数字电路设计RTL设计所需要的理论知识庞杂而繁多，本文所介绍的内容均由个人参阅了许多书籍之后加以整合的，很多内容本人也不是很熟，只是罗列出来作为参考学习的资料。主要有三个部分的内容，第一部分主要是数字电路设计的基础，这是在大学时期应该予以掌握的内容，第二部分是进阶的学习内容附带一个专业方向——MCU，第三部分是有关于各类算法处理的专业知识，需要更多的复合型知识，例如通信方向需要有较好的数学功底—傅立叶变换。由于这部分内容实在太多，个人没有能力也没有必要将每一部分的内容都详细的罗列出来，所以这里只是整理出一些需要把握的关键点。至于具体的内容，还请大家按照个人需求，参阅推荐的各类书籍。一、基础组合逻辑与时序逻辑：布尔代数，卡诺图，基本与非门，锁存器，触发器，冲突与冒险。——《Verilog HDL高级数字设计》Verilog语言基础：数值类型，表达式与运算符，assign语句，always语句，if-else语句,case语句，阻塞与非阻塞。——《Verilog HDL 硬件描述语言》状态机：一段式、二段式、三段式状态机的区别；独热码、二进制码、格雷码的区别及应用场合。——《Verilog HDL高级数字设计》同步电路和异步电路：两者的本质，异步电路跨时钟域，亚稳态。——IC_learner博客复位与时钟：同步复位、异步复位、异步复位同步释放的区别，时钟分频——二分频、三分频、任意整数分频，门控时钟，时钟切换。——《深入浅出玩转FPGA》,百度文档数据通路与控制通路：本质上任何数字电路都可以划分为简单的两种类型——控制通路与数据通路，控制通路的核心是状态机，数据通路是各类算术处理算法、并行总线等等。——《Verilog HDL高级数字设计》Testbench验证：无论什么电路，最终都需要验证其功能的正确性。Testbench的结构主要由a,复位和时钟，b,激励产生电路，c，系统监视器，d，结果比较电路，e,波形产生函数，f，待验证的MODULE等主要模块组成，其中，b是最重要的模块，一切验证都是从激励信号开始的。——《verilogHDL代码风格规范》。初学者推荐使用windows版qustasim 或者modelsim 仿真工具，简单又方便，以后可学习使用VCS+Verdi（比较折腾人）。二、进阶代码风格：良好的代码风格很有必要，参考一下企业用的代码风格，有助于个人养成良好的编码习惯。——《企业用verilog代码风格规范》《verilog语言编码风格》基本常用电路：具备以上庞杂的理论基础之后，需要积累一些常用的基础电路。——《华为Verilog典型电路设计》接口电路，I2C,UART,SPI：接口电路是中小规模芯片常用的对外接口电路，无论是与上位机（PC）通信还是控制其它芯片。I2C从机常用于EEPROM芯片中，主机可以直接使用单片机模拟，ARM单片机直接集成了I2C主机，I2C的IP代码网络上有现成的；UART是全双工电路，宏晶单片机通过UART进行烧录，SPI电路最常用于SD卡上。——《Verilog HDL高级数字设计》《通信IC设计(上下册)》有简单的UART和SPI的代码。RISC,8051 MCU ——IP：通过下载EETOP上相关的IP及文档来学习。 三、专业数值的表示方法：浮点数，定点数的表示办法——《Verilog HDL高级数字设计》《通信IC设计(上下册)》算术处理算法：浮点数的加法、乘法电路设计。——《Verilog HDL高级数字设计》通信算法：FIR滤波器，IIR滤波器，傅立叶变换，冗余编码等等各种通信方向必须掌握的。——《通信IC设计(上下册)》《数字信号处理的FPGA实现》图像处理算法：静态图像，动态图像去噪。——《数字图像处理与图像通信》SOC：SOC类芯片的组成结构，AMBA总线，IP复用，SV验证。——《Soc设计方法与实现》四、工具：文档代码编辑器：GVIM，Notpad++RTL设计规则检查：Nlin,spyglass（五）验证（1）一、前言借助于前文RTL设计中提到的UART代码，本章节将在后面给出对应的testbench以及说明如何在questa/modelsim、VCS+DVE、VCS+Verdi工具中使用。推荐书籍：《vcs User Guide 2016》二、TestbenchTestbench的结构，正如上文提到的，主要由a,复位和时钟，b,激励产生电路，c，系统监视器，d，结果比较电路，e,波形产生函数，f，待验证的MODULE,g,控制仿真时间这几个部分组成。本章节提供的testbench只包含a,b,e,f，g部分，至于c,d更高级的内容，暂时无法涉及，questa/modelsim将不会使用到e部分的代码，使用questa/modelsim仿真时要屏蔽掉全部e段的内容。同样，在使用VCS+DVE进行仿真时要屏蔽VCS+VERDI的e段内容三、工具使用3.1modelsim仿真对于modelsim仿真, 仿真文件包含：1，verilog源文件(前文已全部提供)；2，testbench文件（后面会提供）modelsim使用教程：https://wenku.baidu.com/view/db638e25b9d528ea81c779cc.html有关在modelsim软件中如何使用本示例请参考以上教程。仿真结果图：3.2 VCS+DVE和VCS+VERDI仿真对于VCS+DVE和VCS+VERDI, 仿真文件包含：1，verilog源文件(前文已全部提供)；2，testbench文件（后面会提供），3，包含verilog、testbench文件路径的uart.f文件（必要时需自行修改），4，makefile仿真启动文件。在终端中运行make命令即可运行仿真，一定要注意文件路径问题。makefile教程：http://blog.csdn.net/liang13664759/article/details/1771246VCS+DVE 使用教程，https://wenku.baidu.com/view/48912cf558fb770bf68a55b4.htmlDVE是VCS软件自带的波形查看器。本章实例对应的VCS+DVE makefile启动脚本：all:VCS DVE VCS: vcs -f uart.f -full64 -debug_all -R DVE: dve -vpd wave.vpd -mode64 将以上内容复制到文本文件中，并将该文本文件改名为makeflile。uart.f内容:/home/Lance/synopsys/UART/testbench.v //必须放在文件中的第一行。/home/Lance/synopsys/UART/UART_XMTR.v/home/Lance/synopsys/UART/Control_Unit.v /home/Lance/synopsys/UART/Datapath_Unit.v/home/Lance/synopsys/UART/UART_RCVR.v/home/Lance/synopsys/UART/Control_Unit2.v/home/Lance/synopsys/UART/Datapath_Unit2.v DVE波形查看器启动命令：dve -vpd wave.vpd -mode64此外，在运行makefile启动脚本之前，还需要在testbench中添加如下代码：initialbegin $vcdplusfile("wave.vpd");//保存的波形文件名字 $vcdpluson(1,tb);//tb对应testbench文件的内的module名字 end该段代码为e,波形产生函数，主要是生成DVE波形查看器使用的VPD格式的波形文件。仿真结果图：VCS+Verdi，Verdi是debussy的升级版，是一个独立的软件，这对软件组合使用方式与VCS+DVE差不多。VCS+Verdi makefile启动脚本：all:VCS VERDI VCS:vcs +v2k -sverilog -debug_all -P /usr/synopsys/Verdi/K-2015.09/share/PLI/VCS/LINUX64/novas.tab /usr/synopsys/Verdi/K-2015.09/share/PLI/VCS/LINUX64/pli.a +vcs+lic+wait \ -f uart.f -y ./ +libext+.v -full64 -RVERDI: verdi -f uart.f -ssf wave.fsdb & 将以上内容复制到文本文件中，并将该文本文件改名为makeflile。注意:-P /usr/synopsys/Verdi/K-2015.09/share/PLI/VCS/LINUX64/novas.tab /usr/synopsys/Verdi/K-2015.09/share/PLI/VCS/LINUX64/pli.a主要是调用Verdi的接口函数以生成fsdb波形。 Verdi波形查看器启动命令：verdi -f uart.f -ssf wave.fsdb &此外，在运行makefile启动命令前，还需要在testbench中添加如下代码：initialbegin $fsdbDumpfile("wave.fsdb"); $fsdbDumpvars(0,tb); end 以生成Verdi波形查看器使用的FSDB格式的波形文件。注意： 启动脚本相关问题，需要学习makefile有关内容，有关VCS和Verdi的详细使用教程，还请参考其它资料。 (七) 综合（八）形式验证（九）数模混合仿真（十）静态时序分析（十一）低功耗设计（十二）可测性设计（由于篇幅关系，以上章节请点击阅读原文前往作者博客查看）推荐阅读：关注EETOP公众号，后台输入 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